Lambert Simonovich 獲頒 DesignCon 2026 年度最佳工程師 (Engineer of the Year Award)，肯定其對高速訊號完整性 (Signal Integrity, SI) 與電源完整性 (Power Integrity, PI) 領域的技術貢獻。其所提出的 Cannonball 導體表面粗糙度模型，有效解決了高頻印刷電路板 (PCB) 在前端設計階段的建模難題。本文基於 Simonovich 於 DesignCon21 的 Webinar 演說 "PCB Fabrication: What SI/PI Engineers Need to Know for First Time Modeling Success"，探討 PCB 實體製造流程與模擬參數設定之間的關鍵連結。在進行高速通道分析時，若僅依賴理想化的幾何假設或行銷規格表上的標稱數值，將導致模擬結果與實際物理現象產生嚴重誤差。本文旨在闡述 SI/PI 工程師必須掌握的製造變數，藉此提升首次建模的準確度。
1. 背景知識: 從 PCB Fabrication 到 SI/PI
1.1. PCB 銅箔基板 (CCL) 核心組成解析
銅箔基板 (Copper Clad Laminate, CCL) 為印刷電路板 (PCB) 的關鍵基礎材料。其物理結構與電氣特性主要由玻璃纖維、樹脂及銅箔三大核心元素構成，各層材料負責不同的功能以確保整體的穩定性與導電效能。
玻璃纖維 (Glass Fiber)
玻璃纖維在 CCL 中的主要作用是加強基板的厚度、尺寸與物理結構穩定性
source: Ref[1]
編織結構：主要採用玻璃纖維布 (Woven Glass Fabric) 形式，由經紗 (Warp Yarns) 與緯紗 (Weft/Fill Yarns) 相互交織而成。
密度規格：其密度 (Thread count) 是以每英吋的經紗數量與緯紗數量來計算。
source: Ref[1]
常見標準：依據 IPC-4412A 標準，業界有不同的成品玻璃纖維布規格。常見型號如 106 (厚度 1.3 mils)、1080 (厚度 2.1 mils) 以及 2116 (厚度 3.7 mils) 等，設計時需依據結構強度與厚度需求進行選擇。
樹脂 (Resin)
樹脂系統與灌漿系統結合構成 PCB 的絕緣層，確保基板具備必要的耐熱性與絕緣穩定性。
source: Ref[1]
FR4 定義：FR4 實際上代表的是特定的阻燃等級 (Fire Retardant level)，而非指稱單一的樹脂化學成分。各家銅箔基板廠為了滿足不同的應用需求與成本結構，會使用不同的環氧樹脂、填充物 (Fillers) 與硬化劑比例。
熱力學特性：評估樹脂材料時，需考量其熱膨脹係數 (CTE, Coefficient of Thermal Expansion)，通常會分別檢視 X-Y 軸與 Z 軸的數值。
電氣特性指標：針對不同的應用場景，樹脂材料的介電常數 (Dk) 與介質損耗因子 (Df) 是關鍵。例如標準的 Isola 370HR 與針對高速傳輸的 Tachyon 100G，在 1GHz 與 10GHz 下的 Dk/Df 表現有顯著的層級差異。
銅箔 (Copper Foil)
銅箔作為基板的導電層，其表面粗糙度與製程直接影響高頻訊號傳輸的品質與製造成本。
source: Ref[1]
壓延銅箔 (Rolled Copper)：透過物理碾壓工藝製成，其表面平整度較高 (Smoother)，在處理高頻訊號時能有效降低趨膚效應帶來的損耗。
電解銅箔 (Electro-deposited, ED)：透過電化學沉積製成，具備較低的製造成本 (Lower Cost)，是廣泛應用於常規規格的銅箔類型。
1.2. PCB 製作
由下方圖片可以清楚地看出銅箔基板 (CCL) 的製造流程，以及半固化片 (Prepreg，簡稱 PP) 與 CCL 在製程階段與物理特性上的差異。
CCL 的製造流程
CCL 的生產主要涵蓋含浸、乾燥與壓合等步驟，整個過程是樹脂化學聚合反應的控制：
source: Ref[1]
含浸 (Impregnation)：將玻璃纖維布 (Glass Fabric) 浸入液態樹脂 (Resin) 槽中，使樹脂均勻附著並滲透進入纖維結構中。
乾燥與裁切 (Drying & Shear)：含浸後的玻璃纖維布經過烘箱加熱，將樹脂內的溶劑揮發，並使其發生初步的聚合反應。隨後進行裁切，此產物即為 PP (Prepreg)。
疊合與壓合 (Lay-up, Heat & Press)：將單張或多張 PP 疊加，並在上下外側鋪上銅箔 (CU Foil)。最後送入熱壓機中，透過高溫與高壓使樹脂重新熔化、流動並完全固化，形成最終的 CCL (Core Laminate)。
樹脂的聚合階段 (A, B, C-Stage)
圖片中標示的 A、B、C 階段，代表了樹脂在不同製程節點的物理與化學狀態：
A-Stage (液態)：最初的液態樹脂槽狀態。樹脂單體尚未交聯，具備完全流動性。
B-Stage (半固化態)：PP 所在的階段。樹脂經過初步烘烤，呈現固體狀且不具流動性，但化學反應尚未完全結束。當再次遭遇高溫與高壓時，B-Stage 樹脂會短暫恢復流動性，隨後繼續反應至完全固化。
C-Stage (全固化態)：完成壓合後的 CCL 所處階段。樹脂已達到完全交聯聚合，形成具有高強度且無法再次熔化的穩定固態。
PP 與 CCL 的核心差異
物理組成與狀態：PP 僅由玻璃纖維與 B-Stage 樹脂組成，無金屬層；CCL 則是 PP 經過 C-Stage 固化後，外層覆蓋金屬銅箔的複合材料。
在 PCB 製程中的功能：
CCL 作為基板的結構核心 (Core)，負責提供物理支撐與製作內層線路所需的導電銅層。
PP 則作為多層疊構間的絕緣黏結材，透過其在熱壓製程中受熱熔融流動的物理特性，填補內層銅箔蝕刻後留下的「非殘銅區」，並將獨立的 CCL 內層板緊密結合為單一多層結構。
PCB 標準製造流程簡述
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內層線路製作 (步驟 1-6) 流程從準備核心基板 (Core Laminate) 開始。基板表面經過乾膜壓合 (Dry Film Resist Coat) 與曝光成像 (Imaging) 後，進入顯影與蝕刻 (Develop & Etch) 去除多餘銅箔，形成內層線路。隨後進行自動光學檢查 (AOI) 確認線路完整性，並透過氧化處理 (Oxide Treatment) 粗化銅面，以提升後續製程中樹脂的附著力。
多層壓合與鑽孔 (步驟 7-10) 將完成的內層板與半固化片疊合 (Layup)，並送入高溫高壓環境中完成壓合 (Lamination)。冷卻後進行機械鑽孔 (Drilling)，以建立層疊結構間的垂直導通通道。鑽孔後必須進行除膠渣與清潔 (Desmearing/Cleaning)，以清除孔壁上的高溫融膠殘留物，確保後續鍍銅品質。
孔壁金屬化與外層製作 (步驟 11-15) 透過化學沉銅 (Electroless Copper Plating) 使絕緣的鑽孔壁具備基礎導電性。接著再次進行外層乾膜壓合與曝光顯影 (Expose & Develop)，並利用電鍍 (Electroplate) 將孔壁與外層線路的銅層加厚至設計規格。最後進行去膜與蝕刻 (Strip & Etch)，完成最終的外層實體線路。
表面處理、成型與測試 (步驟 16-21) 在線路表面塗佈防焊油墨 (Solder Mask) 以保護銅面，並印製標示零件位置的文字 (Silk Screen)。隨後進行邊緣裁切成型 (Finished Routing)，並透過嚴格的電性測試 (Electrical Test) 排除短路或斷路等異常。最後經由最終檢驗 (Final Inspection) 確認品質合規後，進行包裝出貨 (Ship)。
2. Simulation 要注意的地方
2.1. 正確使用Parameters
在進行訊號完整性 (SI) 與電源完整性 (PI) 建模時，PCB 疊構 (Stackup) 參數的精確度會直接決定模擬結果是否吻合實際的物理現象。可以將疊構參數對 SI/PI 建模的影響與取用原則歸納為以下三大關鍵：
source: Ref[1]
介電材料參數的正確選用 (Dk/Df)
source: Ref[1]
避免使用行銷規格表：行銷資料表 (Marketing Data Sheet) 通常僅提供特定條件下的概略數值。若直接將其用於疊構與通道建模，將會產生極大的誤差，導致模擬結果失真。
採用工程規格表：必須依據具體的疊構構造 (例如 1x1080 玻璃布)、樹脂含量 (Resin Content) 以及壓合後的實際厚度，從工程規格表 (Engineering Dk/Df Tables) 中查找最準確的介電常數 (Dk) 與介質損耗因子 (Df)。
對齊 Nyquist 頻率：材料的 Dk 與 Df 是隨頻率變動的。建模時必須精確提取與系統資料傳輸率 (Bit rate) 對應之 Nyquist 頻率下的 Dk/Df 數值。
銅厚與幾何變數的製造現實
source: Ref[1]
採用製造後的實際銅厚：這是極易發生誤差的環節。以 1 oz 銅箔為例，其理論假設厚度為 1.4 mils (36um)，標準規範 (IPC-4562A) 標稱厚度為 1.35 mils，但在 SI/PI 建模時，必須使用「製造後的典型厚度 (Typical Thickness After Fabrication)」，亦即 1.20 mils (30um)。
壓降與損耗評估：精確的銅箔重量與厚度決定了走線的截面積，這對於 PI 建模中的直流壓降 (IR Drop) 分析至關重要。同時，銅箔表面的粗糙度 (Copper roughness) 會顯著加劇高頻訊號的損耗 (Loss)。
介電層壓合厚度與蝕刻因子：建模必須採用 Core 與 Prepreg 壓合完成後的最終厚度 (Finished pressed thickness)，而非單張材料的原始厚度。此外，銅線在製程蝕刻後會呈現梯形，必須將此蝕刻因子 (Etch factor) 納入模型才能準確計算特性阻抗。
玻璃纖維與實體結構限制
纖維編織效應 (FWE)：玻璃布的編織樣式 (Glass style) 會造成板材局部介電常數不均勻，需將其納入考量，以避免高速差分訊號產生相位偏斜 (Skew)。
鑽孔長徑比 (Drill Aspect Ratio)：機械鑽孔的孔徑與板厚比例限制了 PCB 的最大允許總厚度。在設計疊構初期，就必須確認此製程限制，以確保設計具備可製造性。
SI/PI 建模的核心原則是「反映製造現實」。任何基於理論標稱值或行銷規格的假設，都會在高速通道分析中被放大，進而影響設計的可靠度。
2.2. Etch Factor (蝕刻因子)
Etch Factor的定義
在 PCB 製造過程中，線路的成型是透過化學藥液蝕刻掉多餘的銅箔。由於蝕刻液不僅會向下侵蝕，也會向兩側邊緣進行侵蝕（即側蝕現象），這會導致最終成型的銅線截面呈現梯形，而非完美的矩形。
source: Ref[1]
幾何特徵：銅線頂部（被抗蝕刻層 Etch Resist 覆蓋處）的寬度較窄，標示為 W2；底部（貼附於核心基板 Core Laminate 處）的寬度較寬，標示為 W1。
參數定義：單側側蝕縮減的水平寬度標示為 x，銅層的垂直厚度標示為 t。
計算公式：圖片中引用的標準定義為 Etch Factor (EF) = t / x。
蝕刻角 (Etch Angle)：由側蝕斜邊與底邊形成的夾角，其公式定義為 arctan(t / x)。
對物理結構與製造的影響
蝕刻效應會改變傳輸線的物理形狀，進而影響製造與設計的配合：
結構方向性：在 PCB 的疊構中，銅線較寬的一側（底部 W1）必定總是與核心基板 (Core Laminate) 相鄰。
阻抗 (Z0) 補償機制：梯形截面會改變線路的截面積與邊緣電場分佈。為了確保最終成品的特性阻抗與原始設計模型一致，PCB 製造廠必須根據其特定的製程能力，主動調整光罩 (Photo-tool) 的幾何尺寸，對線寬與線距進行預先補償。
對 SI/PI 建模的關鍵影響
在進行高速訊號完整性 (SI) 與電源完整性 (PI) 分析時，精確掌握 Etch Factor 是確保模擬結果吻合現實的基礎：
source: Ref[1]
避免理想化誤差：若在場解算器 (Field Solver) 中將銅線簡化為理想矩形，會導致電容與電感的計算失真，進而影響阻抗匹配與高頻損耗的預估精準度。
EDA 軟體定義差異：這是一個極易被忽略的陷阱。圖中特別用紅字強調，許多 EDA 工具對蝕刻因子的定義並不相同 (Many EDA tools will define etch factor differently!)。部分軟體可能將其定義為 W2/W1 的比例，或採用角度輸入。在建立堆疊模型前，必須仔細查閱所用模擬軟體的說明文件，以確保輸入正確的參數數值。
2.3. Drill Aspect Ratio(鑽孔長徑比)
Drill AR的定義
source: Ref[1]
計算公式：Drill Aspect Ratio (AR) 定義為「未鍍銅的板厚 (Unplated Board Thickness)」除以「鑽孔直徑 (Drill Dia.)」。
製程能力限制：大多數 PCB 製造廠的最大長徑比限制為 10:1，而高階製造廠則可達到 15:1。
物理尺寸制約：這項比例限制了在特定的電路板厚度下，所能使用的最小鑽孔直徑。換言之，板厚越厚，所要求的最小孔徑就必須越大。
對 SI/PI 建模的影響 (SI/PI Implications)
鑽孔尺寸的物理限制會直接連動改變 PCB 內部的幾何結構，進而對訊號與電源完整性產生顯著影響：
對訊號完整性 (SI) 的影響
受限於長徑比，厚板必須採用較大的鑽孔尺寸，這會改變導通孔 (Via) 的實體體積與寄生電容、電感。因此，最小鑽孔尺寸的限制會直接對導通孔的特性阻抗 (Via Impedance) 產生影響。
對電源完整性 (PI) 的影響 (直流壓降效應)
在 BGA 封裝下方高密度的引腳區域 (BGA pinfield)，鑽孔尺寸對電源層 (Power Plane) 的直流壓降 (IR Drop) 有著決定性的影響。
source: Ref[1]
Anti-pad(反焊墊 或 避空區) 擴張：Anti-pad 的直徑大小是由鑽孔直徑所定義的。較大的鑽孔直徑會迫使設計必須使用較大的 Anti-pad。
電流通道縮減：當 BGA 區域的 Anti-pad 變大時，電源層剩餘的網格狀實體銅面積會大幅減少，導致等效電阻上升，進而增加直流壓降 (Increased IR drop)。
蝕刻因子 (Etch Factor) 的加成效應：較低的蝕刻因子意味著走線邊緣被侵蝕的比例更高，這會進一步減少剩餘銅層的截面積，導致 IR Drop 增加。在圖中 2:1 蝕刻因子的極端試算下，0.5 oz、1.0 oz 與 2.0 oz 的銅厚，其截面積會分別大幅減少 91%、81% 與 61%。
Anti-pad的作用
在電路板的電源層 (Power Plane) 或接地層 (Ground Plane) 中，當導通孔 (Via) 穿過這些整片的銅箔層，且不應該與它們發生電氣連接時，就必須在孔的周圍挖空一圈銅箔，以防止孔壁與平面短路。這個被挖空的無銅區域就是 Anti-pad。在 SI/PI (訊號/電源完整性) 設計中，避空區尺寸的拿捏非常關鍵：
尺寸太小：會增加導通孔與周圍銅平面之間的寄生電容，導致該處的特性阻抗下降。
尺寸太大：雖然寄生電容減少，但會大幅削減電源平面的實體銅面積，導致等效電阻上升與直流壓降 (IR Drop) 增加；若相鄰的避空區互相連接，甚至會切斷高速訊號的迴流路徑 (Return Path)，引發嚴重的電磁干擾 (EMI) 與訊號失真問題。
2.4. Via Stub（殘留樁）
在多層印刷電路板中，當訊號透過導通孔 (Via) 從特定層轉換到另一層時，導通孔剩餘未使用的多餘銅柱部分即稱為 Via Stub。在高速訊號傳輸中，這段未使用的結構會產生嚴重的物理干擾。
source: Ref[1]
訊號反射與破壞性干涉：當入射訊號行經導通孔並轉入內層走線時，部分訊號會繼續向下進入 Stub 區域。這部分訊號到達 Stub 底部的開路端後會發生全反射，反向傳回交會點。
諧振頻率 (fo) 衰減：當反射訊號的來回延遲時間 (2TD) 剛好等於某一頻率的半個週期 (1/2 Cycle Delay) 時，反射波與主波會發生相位相差 180 度的破壞性干涉，導致該頻率的訊號能量被大幅抵消。此諧振頻率的計算公式為：fo = c / (4 * Stub_length * sqrt(Dkeff))。
長度與訊號衰減的正相關：Stub 長度越長，諧振頻率點越低，對工作頻段的破壞越早發生。
270 mil Stub：在 10 GB/s NRZ 傳輸下，其諧振頻率落在 4~5 GHz 附近，導致插入損耗 (Insertion Loss) 出現極深的凹陷，接收端的眼圖 (Eye Diagram) 完全閉合，訊號無法正確解碼。
65 mil Stub：長度縮短後，諧振頻率被推遲至 18~19 GHz 左右，避開了 10 GB/s 訊號的主要頻寬，眼圖得以保持清晰張開的狀態。
解決方案：背鑽技術 (Back-drilling)
為了解決 Via Stub 帶來的諧振衰減，業界普遍採用背鑽 (Back-drilling) 製程來物理移除多餘的銅柱。
source: Ref[1]
二次鑽孔清除：在電路板壓合與一次鍍銅完成後，使用較大的鑽頭從板子背面（或頂面）對準原本的導通孔再次鑽孔，將未參與訊號傳輸的銅管壁切除。
鑽孔尺寸與公差：背鑽所使用的鑽頭直徑通常會比原導通孔大 8 到 10 mils，以確保能完全清除孔壁銅箔。
殘留 Stub 的必然性：為了避免背鑽鑽頭過深而破壞到目標層的訊號走線，實務上無法做到絕對的「零殘留 (Zero Stub)」。製程中必定會保留一小段安全距離，因此總是會留下微小的殘留 Stub (Always a residual stub left)。目前高階板廠的製程能力，大約能將殘留長度控制在距離目標層 5 mils 以內。
假設採用典型的高頻板材(Dkeff = 4.0)，f0 = 295 GHz。因此，將殘留 Stub 控制在 5 mils 以內，能有效將破壞性干涉的影響推至頻帶之外，確保訊號的眼圖品質。
下層佈線的Antipad設計限制：由於背鑽的孔徑較大，且鑽孔過程中可能產生偏移 (Wander)，因此在目標層以下的各個參考層與佈線層，必須設計比常規更大的避空區 (Larger antipad)，以防止背鑽過程意外切斷下方的走線或造成層間短路。
2.5. Fiber Weave Effect(FWE)
FWE 是指因玻璃纖維編織結構引起的時序偏斜 (Fiberglass induced timing skew)
source: Ref[1]
成因：當等長的兩條或多條傳輸線 (如差分訊號的 D+ 與 D-) 佈線於電路板上時，若一條走線恰好位於玻璃纖維束上方，而另一條位於樹脂縫隙上方，兩者將面臨不同的介電常數。
訊號劣化：這種最大介電常數與最小介電常數的差異，會導致差分訊號產生相位偏移 (Skew)，進而嚴重影響差分電壓 (Vdiff) 與共模電壓 (Vcom) 的波形完整性。
解決方案
實務上為了減輕 FWE 帶來的影響，可分別從材料選用以及佈線製造設計兩方面著手，且有時會同時採用一種以上的技術來確保訊號品質。
材料端策略 (Material)
選用開纖玻璃布 (Choose spread weave glass style)：從材料物理結構上改善介電常數不均勻的問題。
效能對比：標準的 1080 玻璃布在 TDR 測試中會產生 6 psec 的時序偏斜；若改用 1035/1078 開纖玻璃布，則能將時序偏斜降至 0 psec，有效消除 FWE 帶來的相位誤差。
source: Ref[1]
設計與製造端策略 (Design)
若受限於成本或材料取得，可透過調整 PCB 佈局與製程設計來平均化每條走線所經歷的介電常數：
source: Ref[1]
匹配差分對佈線間距 (Match diff pair routing pitch)：調整走線間距，使其與玻璃纖維的編織節距精確對齊，確保 D+ 與 D- 處於相同的介電環境。
曲折佈線 (Zig-zag or “freehand” routing)：刻意讓走線以特定角度 (非水平或垂直) 穿越玻璃纖維布，避免單一走線始終停留在纖維束或樹脂縫隙上。
旋轉板材 (Rotate PCB in panel 7-10 deg)：在拼板製造階段，將整片 PCB 佈局旋轉 7 到 10 度。此方法能在不改變原有直線佈線設計的前提下，達到切斷單一纖維紋理方向的效果。
3. Copper Roughness
3.1. Roughness的原因
銅箔表面粗糙度 (Copper Roughness) 貫穿了從銅箔製造到 PCB 多層板壓合的整個製程。在高速訊號傳輸中，銅面粗糙度會加劇集膚效應(Skin Effect)，直接影響訊號的插入損耗。
電解銅箔的原生粗糙度 (Electrodeposited Fabrication)
電解銅箔的原生粗糙度取決於其物理沉積製程:
source: Ref[1]
成型機制：銅箔是在電解槽中沉積於旋轉的金屬輪 (Drum) 上所生成，金屬輪的轉速決定了銅箔的最終厚度。
兩面差異：貼附於金屬輪的一面稱為光面 (Drum Side)，而面向電解液持續生長的一面則稱為毛面 (Matte Side)。在未經處理的狀態下，毛面的粗糙度永遠大於光面。
銅箔廠的瘤化處理 (Nodulation Treatment)
為了確保銅箔能牢固地壓合在基板上，銅箔製造商會透過化學槽進行瘤化處理，藉由微觀的銅瘤(Nodulation)來增加物理咬合力。
source: Ref[1]
標準處理 (Standard)：傳統做法是在原本就呈現錐狀突起的毛面進行瘤化 (Matte Side Treated)，這會形成極高的粗糙度，提供最強的結合力。
反轉銅箔 (RTF / DSTF)：為了兼顧結合力與高頻訊號的低損耗需求，反轉處理銅箔 (RTF, Reverse Treated Foil) 或光面處理銅箔 (DSTF, Drum Side Treated Foil) 選擇在相對平滑的光面上進行瘤化處理，有效降低了整體的表面粗糙度。
PCB 廠的壓合前表面處理 (Oxide/OA Treatments)
在 PCB 廠製造多層板時，核心基板 (Core Laminate) 外層未經處理的銅面必須再次進行粗化，以促進其與半固化片 (Prepreg) 的附著力。
source: Ref[1]
氧化處理 (Oxide Treatment)：透過生長非導電的氧化物結晶來達成表面粗化。此製程不會顯著改變底層銅表面的物理輪廓。
微蝕型替代處理 (Oxide Alternative - Etch)：透過微蝕刻液顯著改變銅的表面輪廓，達成與 Prepreg 的機械性接合 (Mechanically bonding)。這會增加高頻損耗。
非微蝕型替代處理 (Oxide Alternative - Non-Etch)：利用化學鍵結 (Chemical bonding) 的方式與 Prepreg 結合。此方法不會顯著改變表面輪廓，是高速板材維持平滑銅面的重要製程。
銅箔表面粗糙度參數
在評估 PCB 銅箔與進行高速訊號建模時，主要依靠以下三種統計參數來量化微觀表面的粗糙程度：
source: Ref[1]
Rz (十點平均粗糙度)：計算取樣長度內 5 個最高峰與 5 個最深谷的垂直距離平均值。此參數側重於局部極端輪廓，對表面突起的銅瘤或深陷的凹坑等異常變化最為敏感。
Ra (算術平均粗糙度)：計算所有數據點偏離基準平均線之絕對值的算術平均數。此參數反映整體的基礎平滑度，單一極端值的影響力會被整體平均淡化。
Rq (均方根粗糙度)：計算所有數據點偏離基準平均線之距離平方的平均數，再開平方根。同樣用於描述整體粗糙度，但由於包含平方計算，其對極端峰谷的變化敏感度較 Ra 更高。
3.2. Roughness的影響
銅箔粗糙度 (Copper Foil Roughness) 在高速訊號傳輸中對訊號完整性 (Signal Integrity) 與導體損耗 (Conductor Loss) 有著決定性的影響。
銅箔粗糙度與集膚效應 (Skin Effect) 的物理關聯
在高頻訊號傳輸時，電流會產生集膚效應，亦即高頻電流傾向集中在導體的表面流動。集膚深度 (Skin Depth, δ) 是頻率的函數，頻率越高，集膚深度越淺。 當銅箔表面的粗糙度 (Rz) 大於或接近集膚深度時，電流被迫沿著粗糙的表面輪廓「上下起伏」前進。這會導致實際電流路徑變長，進而增加等效電阻 (AC Resistance) 與插入損耗 (Insertion Loss)。
source: Ref[2]
銅箔粗糙度的製程演進：
為了減少高頻損耗，PCB 產業不斷開發更平滑的銅箔:
RTF / RTF2 / RTF3: 粗糙度從 Rz ≤ 3.0 um 降至 Rz ≤ 2.1 um。
RTF(Reverse Treated Foil, 反轉處理)：為了降低粗糙度，銅箔廠「反轉」了處理面，改為針對平滑的「光面」進行瘤化與粗化處理
HVLP (Hyper-Very-Low-Profile, 極低輪廓銅箔) 演進: 從初代 HVLP (Rz ≤ 2.0 um) 一路發展到 HVLP2 (Rz ≤ 1.3 um)、HVLP3 (Rz ≤ 0.8 um)，目前最先進的為 HVLP4 (Rz ≤ 0.5 um)。
HVLP 為了達到極致的平滑度，其製造與處理技術的核心思維是揚棄傳統的「物理機械咬合」，全面轉向「奈米級晶粒控制與化學鍵結」。
粗糙度對 224G 高速系統設計的影響
物理極限的交叉點：
在 53 GHz 下，集膚深度 (0.282 um) 已經小於目前最平滑的 HVLP4 銅箔粗糙度 (0.5 um)。 這意味著在 224G 系統中，即使採用業界最平滑的 HVLP4 銅箔，絕大部分的高頻電流依然是在粗糙的輪廓內流動。表面粗糙度對導體損耗的劣化作用依然顯著，無法單純靠現有銅箔升級完全消除。
PCB 製程與表面處理的瓶頸：
在 PCB 製造過程中，為了確保銅箔與介電材料 (Prepreg) 的層間結合力，通常會進行氧化處理 (Oxidation process，如棕化處理) 來刻意製造粗糙面。
考慮到 224G 的集膚深度極淺，傳統增加粗糙度的氧化製程會嚴重破壞損耗性能 (Loss performance improving, need lower...)。這迫使材料與製程端必須尋求替代方案，例如開發非粗糙化的化學鍵結表面處理技術，以在極低的物理粗糙度下維持足夠的抗剝離強度 (Peel Strength)。
銅箔粗糙度對介電常數 (Dk) 的影響
source: Ref[1]
有效厚度縮減與電容增加：在真實的 PCB 疊構中，銅箔表面的粗糙輪廓（例如銅瘤）會向內突入介電層。這使得上下兩層導體之間的「有效平均距離」小於理想的平滑狀態。距離的縮短會直接導致傳輸線的實際電容值增加。
模擬與實測的誤差：若在模擬工具中直接套用材料規格表提供的 Dk 值（該數值通常基於平滑表面假設），會得出較低的模擬有效介電常數（例如 3.626）。這與實際量測到的數值（例如 3.761）存在明顯落差，若不加以修正，將導致阻抗不匹配與相位延遲的評估失真。
修正有效介電常數 (Dkeff_rough) 的方法
為了在 EDA 軟體中精確還原物理現象，同時避免因建立極度複雜的粗糙 3D 網格而耗盡運算資源，工程界普遍採用等效介電常數修正法。
source: Ref[1]
電容等效原理：模擬軟體中維持平滑的幾何模型厚度 (Hsmooth) 不變，同時將輸入的材料介電常數進行數值補償，使系統運算出的等效電容值能精準匹配真實粗糙結構下的物理電容。圖中範例顯示，粗糙結構與平滑結構的電容比值為 1.242，因此修正後的 Dk 需同步乘上此比例常數 (4.0 * 1.242 = 4.968)。
修正公式： Dkeff_rough = [ Hsmooth / (Hsmooth - 2 * Rz) ] * Dkeff
參數定義與物理意義：
Hsmooth：平滑狀態下的原始介電層厚度。
Rz：銅箔的十點平均粗糙度。
Dkeff：材料規格表上的原始介電常數。
公式中的分母 (Hsmooth - 2 * Rz) 代表扣除上下層銅箔粗糙度向內侵入的深度後，真正純粹的介電層有效厚度。
3.3. 銅箔表面粗糙度模型(Roughness Modeling)
在評估高速印刷電路板的導體損耗時，工程界發展出多種模型來量化銅箔表面微觀粗糙度的物理影響。
三角形粗糙度模型 (Triangular Roughness Model)
source: Ref[1]
此模型將實際量測到的不規則粗糙輪廓，簡化為規律的連續三角形幾何輪廓。
它建立了一套基礎的數學關係，用以連結均方根高度 (標示為 Δ或 Rq) 與十點平均粗糙度 (Rz)。
其公式定義為：Δ = Rz / (2 * sqrt(3))，亦即 Rz 約等於 Rq * (2 * sqrt(3))。
Huray「雪球」模型 (Huray "Snowball" Model)
source: Ref[1]
這是一個高度複雜且還原度高的模型，其基本假設是將銅箔毛面的突起物視為非均勻分佈、形似「雪球」的微小球體。
該模型假設這些雪球是依附在平坦底部上，並以六角形晶格 (hexagonal lattice) 的陣列形式進行堆疊。
其計算需要極度精確的微觀幾何參數，例如在特定的六角形面積與 5.8 um 的高度限制內，需要最少 11 顆、最多 38 顆半徑為 1 um 的球體來建構模型。
由於這些微觀參數無法從一般的材料規格表中取得，工程實務上必須依賴向量網路分析儀 (VNA) 的實測數據來進行方程式的參數擬合 (Fit equation parameters)，才能求出修正係數。
Cannonball-Huray 模型 (Cannonball-Huray Model)
source: Ref[1]
Simonovich提出兼具物理精準度與工程實用性的簡化模型，它成功將簡單的三角形模型與複雜的 Huray 雪球模型串聯起來。
它將原本數量不固定的非均勻球體，簡化為固定 14 顆球體 (Ni = 9+3+1) 所組成的金字塔堆疊結構，形似整齊疊放的加農砲彈 (Cannonball)。
此模型最大的技術突破在於將球體幾何參數直接連結到業界常用的 Rz 數值：它定義球體半徑 (r) 約為 0.06 * Rz，且平坦底面積 (Aflat) 約為 36 * r2。
透過上述參數代換，原本繁雜的粗糙度修正係數算式(Kch(f), Roughness Correction Factor)，被大幅精簡為
使工程師能直接利用頻率相關的集膚深度 (δ) 與常規的 Rz 數值進行高頻損耗評估。
模擬與實測比對 (Simulation Correlation) 結果
source: Ref[1]
不考慮相位 (Phase) 的情況下，粗糙度模型 (如 CH 模型) 的準確性
若暫不檢視相位延遲，採用表面粗糙度模型（如 Cannonball-Huray）計算出有效介電常數 (Dkeff) 後，其模擬結果確實具備高度的準確性
損耗與阻抗表現：觀察圖中的 SDD21 (插入損耗)、SDD11 (回返損耗) 以及 TDD11 (時域反射阻抗) 圖表，只要是不使用原始規格表 Dk 的模型，其模擬曲線皆能與實際待測物 (DUT) 的紅色量測曲線呈現高度吻合。
工程意義：這證實了在評估訊號衰減與阻抗匹配時，單純套用粗糙度修正模型就能大幅消除原始材料規格帶來的嚴重誤差，具備極高的工程實用價值。
相位延遲 (Phase Delay) 必須同時考量粗糙度修正與因果律 (Causality)
圖表右下角的 Phase Delay 是鑑別模型完整性的最終指標，明確展示了因果律的必要性。
非因果律模型的偏差：圖中的藍線 (Sim_NonCausal) 雖然已經使用了修正後的 Dkeff，但在相位延遲的表現上，依然與紅色的實際量測值 (DUT) 產生明顯偏離。
最精確的模型組合：圖表右側文字總結指出，唯有同時採用「有效介電常數 (Dkeff)」加上「因果律模型 (Causal model)」，其模擬出來的綠線 (Sim_Causal) 才能完美貼合實際量測結果。
3.4. 因果律(Causality)
下面三點歸納概括了電磁學中，從物理本質到數學建模的因果性架構：
物理層（Passive & Stable Material 滿足 Causality）
無源性（Passivity）：被動材料無法憑空創造能量，系統吸收的能量恆大於等於 0。
穩定性（Stability）：衝激響應在時間趨近於無限大時收斂，系統極點全部落在複數平面左半葉（Left-Half Plane）。
因果性（Causality）：時間具有單向性，響應不能超前激勵（h(t) = 0 for t < 0）。物理世界存在的真實無源傳輸線必然嚴格遵守因果律。
物理＋數學表徵層（Z(ω) = R(ω) + j·X(ω) 阻抗模型）
實部 R(ω)：代表系統的能量耗散項（Dissipative Part），對應電阻損耗、導體粗糙度損耗或介質極化損耗。
虛部 X(ω)：代表系統的能量儲存項（Reactive Part），對應磁場儲能（內部/外部電感）或電場儲能（電容效應）。
複數頻域解析性：若系統在時域滿足因果性，其頻域阻抗函數 Z(s) 在右半複數平面（s = σ + jω, σ > 0）必須是解析函數（Analytic Function），沒有任何奇異點。
數學約束層（R(ω) 與 X(ω) 透過 Hilbert Transform）
Kramers-Kronig（KK）關係式 / 希爾伯特變換（Hilbert Transform, HT）
P.V. (Cauchy Principal Value)：代表「柯西主值」。因為當積分變數v 剛好等於目標頻率ω 時，分母為零會產生奇異點 (Singularity)。P.V. 是一種處理此類瑕積分的數學技巧，取奇異點兩側對稱逼近的極限值。
工程意義：
阻抗的實部與虛部並非獨立變數
一旦導體粗糙度或介質材料改變了能量損耗 R(ω)，其電抗與相位響應 X(ω) 就被數學唯一決定。
任何只修改 R(ω) 而未透過希爾伯特變換同步修正 X(ω) 的模型，在數學上都必定打破時域因果性。
粗糙度與因果律修正 Dkeff 模型解析
將因果律 (Causality) 導入銅箔粗糙度模型，是解決高頻相位延遲誤差與還原有效介電常數 (Dkeff) 頻率響應的關鍵技術。
source: Ref[1]
純幾何修正的侷限性 (綠色曲線)
傳統的粗糙度修正主要依賴幾何厚度補償，公式為
這種物理厚度等效法僅提供了一個靜態的電容增加量。在圖表中，綠色曲線雖然提升了整體的 Dkeff 基準值，但無法正確匹配高頻下介電常數隨頻率遞減的色散 (Dispersion) 趨勢。
導入複數粗糙度修正因子 (藍色公式)
為了符合物理學的因果律 (Kramers-Kronig 關係)，導體表面的粗糙效應不能僅視為純電阻的增加。粗糙輪廓會同時改變電流路徑的內部電感，進而影響訊號的相位速度。該模型透過引入複數形式的粗糙金屬阻抗來解決此問題：
公式中的 K(if) 定義為複數粗糙度修正因子 (Complex roughness correction factor)，強制模型同時處理損耗 (實部) 與相位/電感 (虛部) 的頻率相依性。
高頻頻帶的修正結果 (藍色曲線)
將粗糙度修正因子轉換為複數形式後，內部電感的變化被正確計算，從而精準修正了相位延遲所換算出的有效介電常數。圖表的比對結果顯示，套用複數修正的藍色曲線，在 0 至 50 GHz 的極寬頻範圍內，精確地貼合了實際目標數據 (紅色曲線)，解決了非因果模型在相位預測上的失真問題。
4. 結論
精確的 SI/PI 建模必須建立在充分理解 PCB 製造現實的基礎上。從蝕刻因子 (Etch Factor) 對走線截面的改變、鑽孔長徑比 (Drill Aspect Ratio) 對直流壓降的影響，到玻璃纖維編織效應 (FWE) 及殘留樁 (Via Stub) 對高頻訊號的破壞，各項製造細節皆會在高速傳輸中被放大。
此外，Simonovich 提出的 Cannonball 模型與複數粗糙度修正因子，證明了在評估導體表面粗糙度時，必須同時考量有效介電常數與物理因果律 (Causality)，方能準確預測相位延遲與損耗表現。工程師在建立堆疊與通道模型時，應採用製造後的實際工程數據，而非行銷規格，方能確保設計的可靠度與預測準確性。
5. 附錄
DesignCon 是全球專注於高速晶片、封裝、電路板及系統層級（涵蓋 SI/PI、SerDes、先進封裝與高頻量測）的指標性技術研討與展覽盛會。自 2015 年起，每年頒發的「年度工程師獎」（Engineer of the Year Award）旨在表彰在高速硬體設計與測試領域具備卓越貢獻的頂尖工程師。
歷年 DesignCon 「年度工程師獎」（Engineer of the Year Award） 得主及代表性技術貢獻整理如下：
● 2026 年：Lambert (Bert) Simonovich（Lamsim Enterprises）
專精於高速背板與訊號完整性建模。提出著名的 Cannonball 導體表面粗糙度模型，將複雜的 Huray 模型實用化，使工程師能直接利用板材規格書的 Rz 參數完成高頻 PCB 損耗與有效介電常數（Dkeff）的精準建模。
● 2025 年：Benjamin Dannan（Signal Edge Solutions）
專注於先進半導體封裝（Advanced Packaging）與高效能 ASIC 的 SI/PI 設計、建模與量測技術，推動尖端電源分配網路（PDN）分析與高頻電磁模擬整合。
● 2024 年：Casey Morrison（Astera Labs）
Astera Labs 共同創辦人兼 CPO。帶領團隊推進 800Gbps 乙太網路、PCIe 5.0/6.0 及 CXL 互連架構之 Retimer 晶片開發，並建立雲端資料中心的連線診斷機制。
● 2023 年：Steve Sandler（Picotest.com / AEi Systems）
具備超過 40 年電源系統工程經驗，著有《Power Integrity Using ADS》。專注於高保真度 PDN 測試儀器開發、超低阻抗量測方法以及電源完整性最佳化。
● 2022 年：Richard Mellitz（Samtec）
IEEE 802.3 乙太網路標準通道運算裕度（Channel Operating Margin, COM）規格的關鍵推動者，建立高速串列通道品質量化與互連驗證標準。
● 2021 年：Cathy Ye Liu（Broadcom）
Broadcom SerDes 架構資深總監，領導 56G/112G/224G/448G 高速收發器與光互連架構開發，擁有數十項專利並深度參與 OIF 與 IEEE 標準制定。
● 2020 年：Istvan Novak（Samtec，前 SUN/Oracle）
IEEE Life Fellow，電源完整性領域權威。開創 25-μm 超薄電源地介質板技術與低 ESL 去耦電容架構，長年主持知名開源 SI/PI 技術社群。
● 2019 年：Vishram Pandit（Intel）
專注於晶片-封裝-電路板跨層級的 SI/PI 協同設計（Co-Design）與晶片內電源雜訊建模，為 LPDDR5 及高速記憶體介面完整性規格核心推手。
● 2018 年：Mike Peng Li / 李鵬（現任職於 AMD，獲獎時任職於 Intel/Altera）
IEEE Fellow、時脈抖動（Jitter）與高速 SerDes 測試權威，著有多本高速訊號測試經典著作，為高速 I/O 驗證與光學 FPGA 測試分析方法重要奠基者。
● 2017 年：Heidi Barnes（Keysight Technologies）
專注於高速 EDA 電磁與通道模擬，推動 IEEE-370 夾具去嵌（Fixture De-embedding）標準與高頻 S 參數品質驗證方法。
● 2016 年：Eric Bogatin（Teledyne LeCroy / CU Boulder）
訊號完整性教育先驅，著有經典教科書《Signal and Power Integrity - Simplified》，長年推動直觀的傳輸線與電磁雜訊物理理解與教學。
2015 年：Mike Steinberger（SiSoft / MathWorks）
高速串列通道分析架構專家，主導 5-30 Gbps 串列鏈路行為模型與早期 IBIS-AMI 行為級模擬工具之開發與標準化。
[Reference]
Lambert Simonovich, PCB Fabrication_What SI PI Engineers Need to Know for First Time Modeling Success, Designcon21 Webinar
224G Ultra-low Loss PCB Solution, Designcon24
EP23. 448G SerDes related to Cathy Ye Liu, BRCM
EP43. 400G高速互連技術解析：共封裝銅纜 (CPC)的挑戰 related to CCL
EP52. 高速序列傳輸抖動 (Jitter) 核心理論與收發器架構演進 related to Mike Peng Li, AMD