隨著資料傳輸需求呈現指數級成長，高速序列傳輸 (HSIO) 實體層速率正以大約每三年翻倍的速度推進。在單通道傳輸速率邁向 224 Gbps 甚至 448 Gbps 的進程中，單純提高時脈頻率已逼近矽光子與類比前端的物理極限，業界正加速評估將調變技術轉向高階 PAM6 或 PAM8，並深度依賴前向錯誤更正 (FEC) 技術。
然而，單位時間間隔 (UI) 的微縮使得系統對「抖動」(Jitter) 的容忍度急遽下降，成為硬體架構設計中最嚴峻的挑戰。本報告彙整高速互連架構先驅 Dr. Mike Li 於 DesignCon 2026 發表的技術指南，深入解析抖動的數學模型、分離技術，以及收發器 (Transceiver) 架構從傳統類比轉向數位訊號處理 (DSP) 的典範轉移。
1. 背景知識(Background)
1.1. High Speed I/O(HSIO)的演進
HSIO 的發展明確印證了針對 I/O 領域的摩爾定律：傳輸速率已縮短約每 3 年翻倍 (Speed doubles ~ every 3 year)。
source: Keysight
世代交替的開發週期正在大幅壓縮
25Gbps: 發展歷時約 10 年
50Gbps: 發展歷時約 7 年
100Gbps: 發展歷時約 6 年
200Gbps/400Gbps: 發展週期已縮短至 3 年以內
OIF-CEI 448G 框架與未來的 800G 標準，正進行迭代中(請參考: EP23. 448G SerDes)。
隨著 Network 率先向單通道 448Gbps 邁進，單純提高鮑率 (Baud rate) 已逼近矽光子與類比前端的物理極限。業界正評估將 Signaling Fundamental 從 PAM4 (224 GBd) 轉向 PAM6 (174 GBd) 或 PAM8 (150 GBd)。
Network 領先 Computing 的核心原因
Network (如 Ethernet, OIF-CEI, Fibre Channel) 的單通道實體層速率始終領先 Computing (如 PCIe) 約 1 到 2 個世代，速率通常是 Computing 的 2 至 3 倍。差異原因如下(請參考: EP30. Ethernet Update; EP29. PCIe 7.0 Update)：
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通道架構與擴展策略：
網路基礎設施受限於光纖佈線與面板空間，必須極度追求單通道頻寬極大化；運算架構則允許透過增加通道數 (如 PCIe x8, x16) 擴展總頻寬，成本與功耗更具優勢。
延遲容忍度與 DSP/FEC 導入：
網路封包對微秒級延遲容忍度高，能更早導入 DSP 與 FEC 演算法推升極限；PCIe 對奈秒級延遲極度敏感，複雜演算法帶來的延遲無法接受，因此長期依賴較低階調變與純類比訊號。
傳輸媒介與通道衰減：
Network 早期便依賴光通訊，不受銅線集膚效應與介電損耗限制；Computing 長期依賴 PCB 銅箔與被動銅線，極高頻傳輸面臨嚴重插入損耗。
向後相容性與生態系負擔：
PCIe 必須保證實體層向下相容舊世代設備，增加設計複雜度；網路設備通常透過更換模組升級，歷史包袱較輕
推升次世代 HSIO 傳輸率的三大路徑
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提高時脈頻率 (Higher Clock Frequency)：
透過縮短 UI 傳送更多符號。
代價： 高頻訊號面臨嚴重集膚效應與介電損耗，需採用高階 PCB 板材導致成本劇增；功耗隨時脈頻率線性成長(P ∝ f * C * V2)，加劇散熱問題。
高階調變技術 (HOM)：
改變電壓準位以增加每個符號攜帶的位元數 (如 PAM4、PAM6)。
代價： RX 端需導入高解析度 ADC 與複雜 DSP，大幅增加功耗密度、晶片面積與製造成本；眼高 (Voltage Margin) 被壓縮，導致 SNR 惡化，對雜訊極度敏感。
前向錯誤更正 (FEC)：
在發射端加入冗餘校驗碼，接收端透過演算法修正錯誤。
代價： 編解碼過程帶來無法忽視的延遲；大量平行矩陣運算消耗可觀功耗；冗餘資料會佔用 5% 至 10% 以上的實體層頻寬。
這三條路徑在實務上並非獨立存在，而是高度耦合的。目前的架構設計通常是在這一個 3D 空間中尋找最佳的平衡點：以適度的波特率搭配 PAM4 或 PAM6 調變，並輔以能滿足系統延遲預算的 FEC 機制。
1.2. 抖動 (Jitter)
抖動是定義 HSIO 實體層效能邊界的核心物理限制，代表數位訊號在時間軸上偏離理想轉換位置的變異量。Dr. Mike Li 提出的 Jitter Component Tree 確立了訊號完整性分析的標準分類學(請參考: EP28. Jitter)。
2000 年：建立統計與數學基礎 (Statistical Boundary)
2000 年提出的架構，核心貢獻在於將複雜的總抖動 (Total Jitter, TJ) 拆解為具備不同統計特性的兩大類，為儀器量測與演算法提供了標準的數學模型：
source: Dr. Li, Designcon 26
隨機抖動 (Random Jitter, RJ): 呈現高斯分佈，無邊界 (Unbounded)。在統計上以均方根值 (RMS) 表示。由於其無邊界特性，必須透過統計模型外插推算至特定的極低誤碼率 (如 BER 10-12)。
確定性抖動 (Deterministic Jitter, DJ): 具備明確的物理邊界 (Bounded)，以峰對峰值 (Peak-to-Peak) 表示。進一步細分為與資料傳輸序列相關的 DDJ (Data Dependent Jitter, 如 ISI)、週期性的 PJ(Periodical Jitter)，以及有界不相關抖動 BUJ(Bounded Uncorrelated Jitter)(例如: cross talk)。
2009 年：映射實體硬體根源 (Physical to Statistical Mapping)
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2009 年的更新版本，將抽象的統計模型向下延伸，直接與硬體電路設計的實體效應 (Physical Layer) 連結。這項突破使硬體工程師能從示波器量測到的統計分離數據中，反向追蹤並解決實體層的缺陷：
Reflection (訊號反射) -> EJ (Echo Jitter): 連接器、過孔 (Via) 或 BGA 封裝處的阻抗不連續，造成訊號來回反射。
Lossy medium (損耗介質) -> DDJ/PWJ: PCB 板材的介電損耗與銅箔集膚效應，直接導致符號間干擾 (ISI) 與脈衝寬度抖動 (Pulse Width Jitter, PWJ)。
Crosstalk & Power Noise (串音與電源雜訊) -> BUJ(Bound Uncorrelated Jitter): 鄰近高速通道間的近端/遠端串音 (NEXT/FEXT)，以及同步開關雜訊 (SSN) 與電源供應雜訊 (PSN) 造成的電壓擾動。
PLL/VCO & Thermal (鎖相迴路與熱效應) -> RJ: 震盪器的本質相位雜訊與半導體元件的熱雜訊，是高斯分佈抖動的底層物理來源。
DDJ 主要描述由資料序列與通道記憶效應所造成的 timing variation，典型來源為 ISI。與2000年分類相比，DCD 獨立列示，避免與 DDJ 混為同一層級
在次世代硬體架構中的應用
梳理 DesignCon 技術發表或 OCP (Open Compute Project) 聯盟的高速互連規範時，這套分類架構依然是評估系統極限的底層邏輯。隨著單通道傳輸速率推進至 112 GBaud (224 Gbps) 甚至更高，單位時間間隔 (UI) 極度微縮。硬體架構設計必須精確分配上述各項物理因素的 Jitter 預算。在評估次世代網路交換器或運算匣的訊號完整性時，必須藉由這套映射關係，決定資源應投入於升級通道材料 (抑制 DDJ)、強化電源設計 (抑制 BUJ) 還是採用更精密的時脈架構 (抑制 RJ)。
Dr. Mike Li (李鵬博士) 為科技界在高速傳輸與互連架構領域的先驅。以下為他的職涯歷程與核心技術貢獻總結：
2. 抖動 (Jitter) 分析
2.1. 數學模型: Dual Dirac Model
在高速序列傳輸 (HSIO) 的訊號完整性分析中，Dual-Dirac 模型是業界用來估算總抖動 (Total Jitter, TJ) 並推算極低誤碼率 (如 BER 10-12) 的核心數學與統計框架。這個模型透過簡化複雜的實體層物理現象，提供了一個可供儀器量測與軟體分析的標準數學解(請參考: EP28. Jitter)。
基礎定理：PDF 的卷積 (Convolution)
統計學上的一個基本定律：當兩個獨立的隨機變數相加時，其總和的機率密度函數 (PDF, Probability Density Function)，等於這兩個獨立變數 PDF 的卷積 (Convolution)。
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在抖動分析中：
隨機抖動 (RJ): 由熱雜訊等物理現象引起，理論上無邊界，呈現標準的高斯分佈 (Gaussian Distribution)，即圖中的紅線fRJ
確定性抖動 (DJ): 由符號間干擾 (ISI)、串音或阻抗不匹配引起，具有明確的物理邊界 (Bounded)，即圖中的藍線fDJ。
總抖動 (TJ): 假設 RJ 與 DJ 在物理機制上獨立(統計近似模型)，所以 TJ 的機率分佈fTJ是 RJ 與 DJ 兩者的卷積。
Dual-Dirac 模型的數學假設
真實世界中的 DJ 分佈可能非常複雜。為了讓數學模型具備可運算性，Dual-Dirac 模型做了一些數學假設：
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假設一：將 DJ 簡化為兩個 Dirac Delta 函數(脈衝, Impulse)
模型假設所有的確定性抖動都集中在訊號轉換的最壞邊界上。因此，DJ 的 PDF 被定義為兩個面積各為 1/2 的理想脈衝(δ(t))，分別位於
+DJ/2與-DJ/2的位置。公式表示為：pdfDJ = 1/2 * [ δ(Δt + DJ/2) + δ(Δt - DJ/2) ]
假設二：RJ 維持高斯分佈
RJ 的 PDF 是一個以 0 為中心，標準差為 RJ (RMS) 的高斯函數。
卷積結果：雙峰高斯分佈 (Bimodal Distribution)
當將一個高斯函數 (RJ) 與兩個 Dirac 脈衝 (DJ) 進行卷積時，數學上的結果非常簡單：它會直接複製兩個完全相同的高斯分佈，並將它們的中心點分別平移到兩個脈衝的位置 (
+DJ/2與-DJ/2)，然後將兩者相加。
這就是圖下方複雜數學式所表達的最終結果：
pdfTJ = 1/2 * [ 位於左側的高斯函數 ] + 1/2 * [ 位於右側的高斯函數 ]
物理波形 (Eye Diagram)、統計分佈 (PDF) 與系統誤碼率 (CDF/Bathtub Curve) 連結在同一個時間軸 (UI) 上。這是評估高速序列傳輸 (HSIO) 訊號完整性最關鍵的分析框架。
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眼圖 (Eye Diagram)：物理波形的直觀表現
水平軸： 時間，通常以一個單位時間間隔 (Unit Interval, UI) 為基準。
交叉點 (Crossing Points)： 訊號從 0 轉 1 或從 1 轉 0 的電壓位準交界處 (圖中的 zero level)。
理想情況下，所有的電壓轉換都應該精準落在 UI 的邊界上。然而，受到上一張圖討論的 DJ 與 RJ 影響，這些交叉點會在時間軸上產生左右偏移，這就是抖動 (Jitter) 的物理表徵。
機率密度函數 (PDF)：時序誤差的統計分佈
分佈位置： 左側的 PDF 代表前一個邊緣的抖動機率分佈；右側的 PDF 代表後一個邊緣的抖動機率分佈。
形狀特徵： 尖銳的峰值對應確定性抖動 (DJ) 的邊界，而向內 (朝向 UI 中心) 延伸的平緩尾巴 (Tails) 則是隨機抖動 (RJ) 造成的結果。
這條向內延伸的 PDF 尾巴影響信號取樣，因為如果尾巴延伸超過了系統取樣點 (ts)，就會導致接收端判斷錯誤 (Bit Error)。
累積分佈函數 (CDF) 與浴缸曲線 (Bathtub Curve)：系統級的誤碼率評估
浴缸曲線 (Bathtub Curve)，是將 PDF 轉換為系統誤碼率 (Bit Error Rate, BER) 的關鍵橋樑。浴缸曲線本質上是 PDF 的積分，也就是累積分佈函數 (CDF, Cumulative Distribution Function) 的一種變形應用。
左半邊 (Left CDF)： 左側交叉點的訊號，遲到且跨越過取樣點 (ts) 的機率。數學上，這是將左側 PDF 從 ts 積分到正無限大的面積。
右半邊 (Right CDF)： 右側交叉點的訊號，早到且跨越過取樣點 (ts) 的機率。數學上，這是將右側 PDF 從負無限大積分到 ts 的面積。
核心方程式解析：
1/2 的意義： 在隨機且等機率的二進位資料假設下，轉換密度可近似為 0.5，因此與邊緣 crossing 有關的錯誤機率常帶有 0.5 權重；但在實際協定、特定 test pattern、PAM4 多門檻判決或不同 BER 定義下，該係數不一定固定為 0.5。
Opening (眼寬)： 在浴缸曲線底部，當 BER 達到業界標準的極低水準 (例如 10-12) 時，左右兩條曲線之間的水平距離，就是系統剩餘的時序餘裕 (Timing Margin)，或稱為有效眼寬 (Eye Opening)。
2.2. 抖動 (Jitter) 分離
在高速序列傳輸介面的訊號完整性分析中，總抖動 (Total Jitter, TJ) 的拆解是找出系統設計瓶頸的關鍵。基於 Dual-Dirac (雙狄拉克) 模型，示波器與抖動分析軟體通常會採用多維度的數學轉換，將複雜的抖動信號逐步分離為可對應實體電路行為的獨立成分。
Tailfitting (統計域：PDF 或 CDF 尾部擬合)
此階段的目標是從整體的抖動統計分佈中，粗略劃分出確定性抖動 (DJ) 與隨機抖動 (RJ)。
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分析基礎： 假設隨機抖動 (RJ) 呈現高斯分佈 (Gaussian Distribution)，且分佈在機率密度函數 (PDF) 或浴缸曲線 (CDF) 的最外側邊緣。確定性抖動 (DJ) 則被限制在中心區域。
分離機制： 演算法會忽略中央複雜的波動區域，直接對左右兩側的尾部資料進行高斯擬合。
參數定義：
DJ (Deterministic Jitter)： 擬合出的左右兩個高斯分佈中心平均值 (Means) 之間的距離。
RJ (Random Jitter)： 左右兩個尾部高斯分佈之標準差 (sigma, rms) 的平均值。
Spectrum (頻域：PSD 功率頻譜密度分析)
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分析基礎： 不同類型的抖動在頻域中具有截然不同的頻譜特徵。透過快速傅立葉轉換 (FFT) 計算自相關性或功率頻譜密度 (PSD)。
特徵萃取：
PJ (Periodic Jitter, 週期性抖動)： 在 PSD 圖表上會呈現為離散且尖銳的頻譜峰值 (Spikes)。這些通常對應到系統中特定的雜訊源，例如切換式電源的切換頻率或展頻時脈 (SSC) 的調變頻率。
RJ (Random Jitter)： 熱雜訊所引起的 RJ 屬於寬頻雜訊，在 PSD 圖表上會構成底部平坦且連續的雜訊基準面 (Noise Floor)。
RJ vs. UXJ (Deep Q-Space 分析)
在極端的高速介面中，相鄰通道的串擾 (Crosstalk) 會產生無關連有界抖動 (UXJ / BUJ)。這種抖動在統計上不具週期性，但又有明確的邊界，極易干擾 Tailfitting 的準確度，導致高估 RJ。
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Q-Scale 轉換： 為了精準分離 RJ 與 UXJ，將對數尺度的誤碼率 (BER) 轉換為線性的 Q-Scale。在 Q-Scale 中，高斯分佈 (RJ) 會呈現為一條直線。
Deep Q-Space 萃取： * 圖表中量測到的曲線 (藍色圓點) 在淺層區域呈現彎曲，這是因為受到了 UXJ (黃色切線方向) 的影響。
必須深入到極低機率的尾部 (Deep Q-Space)，UXJ 的影響力才會衰退殆盡。在此深尾部區域，曲線會回歸純高斯分佈的線性特徵 (綠色直線)。
斜率與 Sigma 的關係： 在 Deep Q-Space 中，綠色直線斜率的倒數與純 RJ 的標準差成正比 (sigma ∝ 1/slope)。取得準確的 RJ 後，剩餘的非高斯無關連成分即可歸類為 UXJ。
(註) Q-Space 裡面的「Q」，代表的是 Q 因子 (Q-factor)，這是一種將誤碼率 (BER, Bit Error Rate) 進行特定數學轉換後得到的數值，Q 值代表了「訊號邊緣的變異範圍，距離平均值有幾個標準差 (sigma)」: Q = √2∙erfc-1(2∙BER), erfc 代表互補誤差函數。它是高斯鐘形曲線尾部面積的積分, erfc-1則是它的反函數。
Summary: 總抖動 (TJ) 拆解全攻略 (剝洋蔥分析法)
結合上述理論，實務上的抖動分離是一個「由內而外、逐步消去」的剝洋蔥過程，以避免大能量的抖動掩蓋微弱的雜訊(請參考: EP28. Jitter)。
第一階段：時域分析 (Time Domain)
動作： 擷取 TIE(Time Interval Error) 初始軌跡。利用樣式鎖定 (Pattern Locking) 與相關平均法，首先萃取出與資料序列高度相關的 DDJ (Data Dependent Jitter，包含 ISI 與 DCD)。
對策： DDJ 主要由通道損耗與阻抗不匹配引起。需優化 PCB 板材、走線設計，或調整 Tx/Rx 端的等化器 (FFE, CTLE, DFE) 參數。
第二階段：頻域分析 (Frequency Domain)
動作： 將去除 DDJ 後的殘餘 TIE 軌跡送入 FFT 尋峰。剝除離散的 PJ (週期性抖動)。
對策： 針對 PJ 的頻率定位干擾源，改善 PDN (電源傳輸網路) 設計、增加電源濾波，或優化 PLL 迴路頻寬。
第三階段：統計域分析 (Statistical Domain)
動作： 將排除週期性干擾的殘餘 TIE 轉換為 PDF，進入 Deep Q-Space 進行尾部擬合直線斜率計算，最終將 RJ (隨機熱雜訊) 與 UXJ/BUJ (截斷性串擾) 徹底分離。
對策： 若 RJ 過高，需選用更低相位雜訊的時脈源；若 UXJ (串擾) 過高，則必須增加高速訊號走線之間的間距 (Spacing) 或強化地孔屏蔽 (Shielding)。
2.3. Echo Jitter/Noise
在高速傳輸系統（如 PCIe、OIF/OCP 規範的背板或直連銅纜）的訊號完整性分析中，因阻抗不匹配（Impedance Mismatch）所引起的反射損耗（Return Loss, RL）是破壞眼圖品質的關鍵因素。這種由反射能量造成的干擾，被定義為迴聲抖動（Echo Jitter, EJ）與迴聲雜訊（Echo Noise, EN）。
迴聲抖動與雜訊的原因
source: Dr. Li, Designcon 26
在理想的傳輸線中，訊號會從發送端（Tx）順利傳播至接收端（Rx）。然而，實體通道中充滿了阻抗不連續點（Discontinuity），例如封裝接腳（Package Pins）、過孔（Vias）、連接器（Connectors）等。
當訊號前進遇到阻抗不連續點（如接收端的負載電容 CL）時，部分能量會反彈回發送端。若發送端也存在阻抗不連續（如源極電容 CS），這股能量會再次反射，朝向接收端前進。這股歷經多次反射後到達接收端的「迴聲（Echo）」，會伴隨著特定的時間延遲（通常為傳播延遲 Tpd 的偶數倍），並疊加在後續傳送的主訊號上。
區分 EJ 與 EN (Distinguishing EJ/EN)
同樣的阻抗不連續點與反射能量，究竟會表現為「抖動（Jitter）」還是「雜訊（Noise）」，完全取決於鏈路拓撲結構以及反射訊號到達接收端的時間延遲（Td）：
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迴聲雜訊 (Echo Noise, EN)： 當反射的脈衝能量，剛好疊加在主訊號的「平坦穩態區域」（如眼圖的頂部或底部，例如 Td = 2/3 UI）時，會造成
的電壓振幅波動。這會導致眼圖在垂直方向閉合，降低電壓餘裕。
迴聲抖動 (Echo Jitter, EJ)： 當反射的脈衝能量，剛好疊加在主訊號的「邊緣轉換區域」（即穿越邏輯判斷門檻值的瞬間，例如 Td = 1 UI）時，會改變訊號的上升或下降斜率，造成水平方向的時間偏移。這會導致眼圖在水平方向閉合，吃掉時序餘裕。
同一個反射能量，若落在邊緣附近，主要吃掉 horizontal margin；若落在平台區，主要吃掉 vertical margin。
EJ/EN SBR 分離概念 (SBR = LSBR + RSBR)
為了精準量化反射對系統的影響，必須從量測到的整體單元位元響應（Single Bit Response, SBR）中，將「通道本質損耗」與「反射干擾」拆解開來。
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SBR = LSBR + RSBR
LSBR (Loss SBR)： 僅包含通道插入損耗（Insertion Loss, IL）的理想響應曲線，特徵是具有平滑的包絡線（Smooth envelope），代表訊號的真實能量與速度。
RSBR (Reflection SBR)： 純粹由反射引起的干擾訊號。根據反射發生的物理距離，又可細分為：
近端反射 (Near-side Reflection)： 發生在 LSBR 主脈衝周圍的振鈴現象（Ringing），由於與主能量重疊，分離難度較高。
遠端反射 (Far-side Reflection)： 距離 LSBR 主脈衝較遠、在時間軸上明顯獨立的反射脈衝，可直接透過時域視窗進行分離。
LSBR 萃取技術 (LSBR Extraction)
為了從充滿振鈴的 SBR 中提取出平滑的 LSBR，同時保留訊號邊緣的真實轉換速率，業界發展出「變動取樣率擬合法（Varying Sampling Rate Fitting）」，其運作邏輯類似於影像處理的「智慧筆刷（Smart Brush）」：
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轉換區域 (Transition Zones) 使用「細筆刷」： 在訊號的上升沿與下降沿，採用高取樣率並套用「單向遞增/遞減」的數學規則。這樣可以保留訊號的陡峭斜率（真實的物理極限），同時自動忽略因抖動造成的上下回退雜訊。
平坦區域 (Flat Plateaus) 使用「粗筆刷」： 在訊號的高電平或低電平穩態區，採用低取樣率並加大平滑視窗（Smoothing Windows）。這能有效將細碎的表面雜訊（如高頻振鈴）平均化，還原出平坦的頂部。
訊號尾部 (Signal Tails) 套用數學模型： 針對 SBR 的衰減尾部，強制套用雙指數衰減公式 (y = ae-bt+ ce-dt) 進行擬合。這能確保尾部呈現自然的 RC 放電平滑曲線，並自動剔除那些不符合物理衰減趨勢的遠端反射脈衝。
透過上述三個步驟動態調整擬合策略，最終萃取出的 LSBR（藍色曲線的基準線。將原始 SBR 減去這條 LSBR，即可得到純粹的 RSBR，進而幫助硬體工程師精確定位 PCB 走線或連接器上的阻抗缺陷位置。
3. 收發器 (Transceiver) 架構
3.1. DSP 數位架構的崛起
高速 SerDes 收發器 (Transceiver) 架構，在跨越高速傳輸瓶頸時的重大典範轉移：從傳統的「全類比架構 (Analog)」全面走向「基於 ADC/DAC 的數位訊號處理架構 (DSP-based)」。
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第一階段：傳統類比架構
在 NRZ 調變為主的時代，通道損耗尚在可控範圍內，收發器主要仰賴類比電路進行訊號補償與還原。
資料流特徵：
TX 端： 數位資料序列化 (SER) 後，直接透過類比形式的 TX FIR (前饋等化器) 與驅動器 (TX DRV) 送出。
RX 端： 訊號進入後，依賴類比的 CTLE (連續時間線性等化器) 進行高頻增益補償，接著交由 DFE (決策回饋等化器) 與時脈恢復 (CR) 電路進行電壓位準判決。
優勢 (Analog Pros)：
功耗與面積較低： 在特定的成熟製程節點下，全類比架構沒有耗電的資料轉換器 (ADC/DAC)，整體 Power/Area 表現較佳。
劣勢 (Analog Cons)：
時序收斂極限 (DFE Timing Closure)： 類比 DFE 必須在一個單位區間 (UI) 內完成訊號回饋與加總。當速率突破 25Gbps，UI 時間縮短至 40ps 以下，全類比電路的延遲已無法滿足物理極限。
PVT 變異敏感： 類比元件容易受到製程 (Process)、電壓 (Voltage) 與溫度 (Temperature) 變化的干擾，導致效能不穩。
第二階段：ADC/DAC 數位架構
為了達到 56Gbps/112Gbps，業界導入了 PAM4 調變。PAM4 雖然將頻寬需求減半，但眼圖高度僅剩 NRZ 的三分之一 (訊雜比 SNR 嚴重惡化)，迫使架構必須走向強大的數位領域來處理極端的通道損耗。
資料流特徵與新增區塊 (New Functional Blocks)：
TX 端： 引入 FEC (前向錯誤更正) 以應對高速下必然上升的原始誤碼率。經過數位 TX FIR 運算後，必須透過 DAC (數位類比轉換器) 轉為類比訊號送出。
RX 端： 訊號經 CTLE 後，新增 VGA (可變增益放大器) 來調整訊號振幅，確保進入 ADC (類比數位轉換器) 時符合最佳動態範圍。取樣為數位訊號後，後續的 FFE、DFE 與 CR 全數轉由數位邏輯電路 (DSP) 執行。
優勢 (DAC/ADC Pros)：
高度受惠於製程微縮： 數位演算法 (DSP) 能夠隨著 7nm、5nm 等先進製程大幅降低功耗與面積。
強大的補償能力： 數位域可以輕易實現長階數 (Long FFE/DFE) 的等化器，精準抵銷嚴重的訊號反射與串擾。
高穩定性： 數位邏輯具備極佳的 PVT 容忍度與跨平台移植性 (Portability)。
劣勢 (DAC/ADC Cons)：
ADC/DAC 成為新瓶頸： 雖然 DSP 受惠於摩爾定律，但超高速的 ADC/DAC 本身依然是類比電路，其功耗與面積下限受限於當前製程的物理極限，成為 112G/224G 系統中主要的功耗來源。
PCIe 實例
從全類比轉向 DSP 的根本原因，在於頻寬翻倍迫使調變技術改變，進而突破了類比電路的物理極限(請參考: EP29. PCIe 7.0 Update)。
PCIe 5.0 (類比的盡頭)： 為了維持低延遲，堅守 NRZ 調變 (32 GT/s)。這將傳統類比等化器 (CTLE、DFE) 的補償能力與處理速度逼到了極限，無法再往上微縮。
PAM4 的代價： PCIe 6.0 (64 GT/s) 為了控制高頻通道損耗，必須改用 PAM4。但 PAM4 的「小眼睛」會造成 9.5 dB 的訊雜比 (SNR) 損失，且對線性度要求極高，類比電路完全無法精準判讀如此微弱的訊號。
PCIe 6.0 (轉向 DSP 的趨勢)： 導入 PAM4 與 low-latency FEC，使接收端在 linearity、equalization、threshold control 與 BER management 上面臨顯著提升的複雜度。許多高階或長距離 SerDes 架構因此傾向導入 ADC-assisted 或 DSP-based equalization；但 PCIe 規範本身並未強制所有實作都採全 ADC/DSP receiver。
3.2. TX Clock
在高速收發器（Transceiver）的架構中，發送端（TX）時脈的品質直接決定了輸出的訊號完整性。TX 時脈通常由鎖相迴路（PLL）產生，而這個 PLL 的架構選擇與內部的振盪器設計，是影響系統總抖動（Total Jitter）的最關鍵因素。
TX 時脈產生的核心機制 (PLL 架構)
TX 時脈的產生主要依賴 PLL 電路，其標準訊號處理路徑如下：
輸入參考時脈 (Reference Clock)： 提供一個低頻、穩定的基準時脈（例如 100 MHz）。
相位頻率偵測器 (PFD) 與電荷泵 (Charge Pump)： 比較參考時脈與回饋時脈的相位差，並輸出對應的電壓控制訊號。
壓控振盪器 (VCO)： 這是 PLL 的心臟。VCO 根據輸入的控制電壓，產生對應的高速時脈訊號。
除頻器 (/M, /L)： 將 VCO 的高頻輸出降頻後回饋給 PFD，或輸出為最終的 TX 高速時脈。
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VCO 對抖動 (Jitter) 的決定性影響
在整個 PLL 迴路中，雖然參考時脈、電源雜訊或 Charge Pump 都會貢獻些許抖動，但系統時脈的抖動表現很大程度上取決於 VCO 本身的相位雜訊 (Phase Noise) 特性。
由於 TX 是整個鏈路的源頭，TX 時脈的隨機抖動 (RJ) 會直接轉換為資料輸出的時間偏差 (TIE)。如果 VCO 的 RJ 過大，會直接吃掉接收端 (RX) 眼圖的水平時序餘裕。
不同 TX PLL 架構的特性與抖動比較
為了因應不同通訊協定對資料速率與抖動的嚴苛要求，現代高階收發器（例如 FPGA 內的 Transceiver）通常會整合多種 VCO 架構，並提供多工器 (Multiplexer) 讓系統設計者靈活選擇：
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LC PLL (電感電容壓控振盪器)
核心特性與運作範圍： 透過切換不同的 VCO 頻帶模式 (VCO modes) 來達成可程式化的運作範圍。
優點 (Pros)：
極低抖動 (超高效能)： 隨機抖動 (RJ) 可壓低至數百飛秒 (~100s fs) 等級。
高可靠度： 相位雜訊極低，是 56G/112G 等極高速介面或嚴苛 PAM4 應用的首選。
缺點 (Cons)：
調諧範圍較窄： 單一電感電容結構的連續調諧頻寬有限，必須依賴多個 VCO 頻帶切換來涵蓋廣泛的頻率。
晶片面積較大： 電感元件 (Inductor) 在矽晶片上會佔用較大的實體佈局面積 (Area)。
Ring PLL (環形振盪器)
核心特性與運作範圍： 提供非常寬廣且連續的頻率調整範圍 (Wide continuous operating range)。
優點 (Pros)：
高頻率彈性： 頻率覆蓋範圍廣且連續，能輕易向下相容或支援多種跨度極大的舊有傳輸速率。
面積效率高： 電路結構相對簡單，在晶片上佔用的實體面積遠小於 LC PLL。
缺點 (Cons)：
抖動表現次之： 受限於物理特性，其固有相位雜訊高於 LC VCO。
fPLL (小數分頻 PLL)
核心特性與運作範圍： 具備小數除頻能力。
優點 (Pros)：
極精細的頻率解析度： 能透過數學小數點運算，精準合成出非整數倍的特殊時脈頻率。
系統通用性強： 非常適合用於一般系統元件時脈 (General device clocking) 或如 HDMI/DisplayPort 等需要多種非標準視訊頻率的協定。
缺點 (Cons)：
突波雜訊 (Spurs)： 小數除頻的切換運作容易在特定頻率上產生雜訊突波。
在進行硬體架構設計時，TX 時脈的選擇是一個「頻率靈活度」與「抖動效能」的取捨。若系統追求極致的訊號完整性與極低的誤碼率 (BER)，必須指定使用 LC PLL 作為發送端時脈源；若系統需要支援多種跨度極大的舊有傳輸速率，則 Ring PLL 能提供必要的設計彈性。
3.3. RX Clock Recovery(CR)
在高速序列傳輸介面 (High-Speed Serial IO, HSIO) 中，時脈恢復 (Clock Recovery, CR) 是決定接收端 (RX) 訊號完整性與抖動 (Jitter) 容忍度的核心機制。隨著傳輸速率不斷提升，時脈與資料的同步方式發生了根本性的架構演進。
時脈恢復架構的演進 (CR Evolution)
根據傳輸速率的提升，HSIO 鏈路架構經歷了三個主要的發展階段：
source: Dr. Li, Designcon 26
共用時脈 (Global Clock, 約 0.1 Gbps)： TX 與 RX 共用同一個外部系統時脈。
限制： 資料路徑與時脈路徑在電路板上的走線長度差異，會產生嚴重的時序偏移 (Skew)，導致無法進一步提升傳輸速率。
來源同步 (Source Synchronized, 約 0.8 Gbps)： TX 在傳送資料的同時，透過獨立的腳位傳送一個隨機時脈 (Strobe)。
優勢： 大幅減少了資料與時脈路徑的 Skew。
限制： 需要額外的實體腳位，且在高頻傳輸下，時脈訊號本身的衰減與抖動依然會成為系統瓶頸。
非同步/嵌入式時脈 (Asynchronized / Embedded Clock,大於 1 Gbps)： 目前的千兆乙太網路 (GbE)、PCIe、OIF 等標準皆採用此架構。TX 端將時脈資訊編碼 (如 8b/10b 或 64b/66b) 嵌入資料流中，僅傳送編碼後的資料。RX 端必須具備時脈與資料恢復電路 (CDR)，從接收到的資料流中自行萃取 (Recover) 出時脈信號，再利用該時脈對資料進行取樣。
在嵌入式時脈架構中，接收端的 CR 設計主要分為幾種不同的拓撲，其處理抖動的方式也有所差異：
純鎖相迴路時脈恢復 (PLL-Based CR)
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運作機制： 系統參考時脈不直接參與時脈恢復。RX 端的 PLL 直接追蹤接收到的資料邊緣來產生時脈。
抖動特性： RX 端的 PLL 會直接追蹤 TX 端傳送過來的抖動 (Tracks transmitter’s jitter output)。如果資料流中含有大量的高頻抖動，RX 時脈也會隨之波動，容易導致眼圖閉合 (Eye closure)。
數位相位內插器架構 (Digital Phase Interpolator (PI)-Based CR)
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運作機制： TX 與 RX 兩端皆有各自的系統參考時脈。RX 端的 PLL 先利用本地參考時脈產生穩定的多相位時脈，再透過相位內插器 (PI) 根據資料流的邊緣轉換，動態挑選或混合出最適合的相位來對齊資料。
抖動特性： 由於 RX 時脈基底來自本地端乾淨的參考時脈，因此參考時脈與資料路徑之間的相位關係變得極為重要。此架構常見於 PCIe，能提供較穩定的時脈基底。
混合式時脈與資料驅動架構 (Hybrid / 現代 CDR 架構)
為了結合上述兩者的優點並克服高抖動環境下的失鎖問題，現代的高速 CDR 通常採用雙模式混合設計 (包含 Lock-to-Reference 與 Lock-to-Data 模式)：
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早期的 CR 設計較為單一，容易受到通道抖動或參考時脈抖動的直接影響。現代完整的 CDR (Clock and Data Recovery) 單元透過混合式 (LTR/LTD) 控制器與狀態機，確保了即使在惡劣的訊號完整性與高抖動條件下，系統仍能維持快速且穩定的時脈與資料同步。
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在高速傳輸中，接收端必須透過 CDR 從資料流中自行萃取時脈。現代 CDR 採用雙模式 (LTR/LTD) 來解決高抖動環境下的鎖定難題:
第一階段：LTR (鎖定參考時脈)
動作： 啟動時先追蹤本地端乾淨的參考時脈。
目的： 達成快速鎖頻，將內部頻率拉升至目標傳輸速率附近。
第二階段：LTD (鎖定資料)
動作： 頻率對齊後，切換去追蹤實際輸入的資料邊緣。
目的： 達成精準鎖相，確保取樣點對準眼圖中心。
架構核心優勢
防失鎖： 避免一開始就直接追蹤高抖動資料而導致系統崩潰 (Out-of-lock)。
抖動隔離： 進入 LTD 模式後，本地參考時脈的抖動就大幅降低
3.4. 等化器 (EQ)
在高速序列傳輸系統中，等化器 (Equalizer, EQ) 是克服實體通道損耗、還原訊號完整性的關鍵電路。
非理想通道效應 (Non-ideal Channel Effect)
實體電子通道（如 PCB 走線、背板、銅纜）並非理想的傳輸介質，其本質上是一個低通濾波器。通道損耗主要由兩種物理現象構成：
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集膚效應 (Skin Effect)： 高頻訊號傾向於在導體表面傳輸，導致有效導電面積減少，電阻增加。其損耗與頻率的平方根成正比。
介電損耗 (Dielectric Loss)： 絕緣材料在交變電場下產生的能量耗散。其損耗與頻率成正比。 這兩種效應疊加後，會導致高頻訊號嚴重衰減（如圖示，頻率越高 Loss dB 值越低），進而在時域上造成訊號邊緣變緩、脈衝展寬。
等化器的目的 (Purpose of Equalizers)
等化器的核心目的，是將「有損耗的通道」補償為「無損耗的等效通道」。 在頻域 (Frequency Domain) 的觀點中，既然通道呈現低通特性（高頻衰減），等化器就必須提供相反的高通特性（高頻放大）。當通道的頻率響應與等化器的頻率響應相乘時，整體的等效響應就能趨近於平坦 (Flat overall response)，這被稱為全通函數 (All-pass function)，從而消除因頻率相關損耗帶來的失真。
source: Dr. Li, Designcon 26
等化器家族分類
等化器架構可依據其線性度、處理時間域以及所在位置進行分類：
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線性等化器 (Linear)：
離散時間 (Discrete time)：如發送端或接收端的 FIR (有限脈衝響應) 與 FFE (前饋等化器)。
連續時間 (Continuous time)：如接收端的 CTLE (連續時間線性等化器)。
非線性等化器 (Nonlinear)：
主要位於接收端，包含 DFE (決策回饋等化器) 以及更複雜的 MLSD (最大概似序列偵測)。
單一位元脈衝響應與等化器(SBR vs. Equalizers)
在時域 (Time Domain) 中，理想脈衝 (Ideal Pulse, IP) 經過通道後，會展寬形成單一位元脈衝響應 (Single Bit Pulse Response, SBPR)。這種展寬會導致能量溢出到相鄰的單位區間 (UI)，形成符號間干擾 (ISI)。 等化器的時域補償機制是透過多個抽頭 (Taps) 來達成：
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主游標 (Main cursor)： 對準目標訊號的最高點。
前置抽頭 (Pre-cursors)： 利用時間超前的訊號乘上權重係數 (如 C-1, C-2)，來消除主脈衝發生前的 ISI。
後置抽頭 (Post-cursors)： 利用時間滯後的訊號乘上權重係數 (如 C1, C2, C3)，來消除主脈衝發生後的尾部 ISI。 最終目標是將組合後的響應盡可能逼近理想脈衝。
用於 SBPR 的浮動抽頭 DFE (Floating Tap DFE)
傳統的 DFE 採用連續的固定抽頭 (Fixed Taps) 來消除主游標之後緊接著的 ISI。然而，系統中常存在阻抗不匹配造成的訊號反射 (Reflection) 或遠端串擾，這些干擾可能發生在距離主游標數十個 UI 之後。如果為了消除遠端反射而增加連續固定抽頭的數量，將會大幅增加硬體功耗。
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浮動抽頭 (Floating Taps) 的設計允許系統將有限數量的抽頭 (N Floating Taps) 動態配置到時間軸上較遠的特定干擾位置。這種架構能以更高的抽頭效率與功率效率 (Power efficiency)，精準打擊遠端的迴聲或反射雜訊。
TX 與 RX 等化器協作 (TX + RX Equalizations)
當傳輸速率超過 10 Gbps 時，單靠接收端等化器已無法應付嚴重的通道損耗，必須採用 TX 與 RX 聯合協作：
source: Dr. Li, Designcon 26
發送端 (TX)： 利用 FFE 進行預先強調 (Pre-emphasis) 或去強調 (De-emphasis)，在訊號送入通道前先提升高頻成分。
通道 (Channel)： 訊號經過高損耗通道後，眼圖通常是完全閉合的狀態。
接收端 (RX)： 訊號進入後，依序透過 CTLE 放大高頻邊緣，再交由 DFE 消除殘餘的 ISI 與反射，最終將眼圖重新撐開，供 CDR (時脈與資料恢復) 電路進行準確取樣。
抖動與緩解手段 (Jitter and Mitigation Means)
等化器在系統總抖動 (Total Jitter) 的抑制上扮演特定角色。根據抖動分解樹狀圖：
source: Dr. Li, Designcon 26
資料相依抖動 (DDJ) 與 ISI： 這是由通道頻寬限制引起的確定性抖動。等化器 (CTLE, FFE) 的主要貢獻就是消除 ISI，將這部分的抖動降至最低。
有界無關抖動 (BUJ) 與迴聲抖動 (EJ)： DFE 不僅能處理相鄰的 ISI，也能在一定程度上消除由反射引起的 EJ。
隨機抖動 (RJ)： 等化器無法消除隨機雜訊。RJ 必須透過高品質的振盪器 (如 LC Oscillator) 從源頭控制，或仰賴 RX 端的 CDR 電路在其頻寬範圍內進行追蹤與過濾。
3.5. 電源完整性 (PI)
在高速收發器（Transceiver）的設計中，電源品質與訊號完整性息息相關。當系統運行速度達到 Gbps 等級時，微小的電源波動都會直接轉換為致命的時序誤差。
電源雜訊轉換為抖動的物理機制 (Noise to Jitter Conversion)
在鎖相迴路（PLL）中，壓控振盪器（VCO）是最容易受到干擾的核心元件。這個轉換機制可以分為頻率偏移與相位累積兩個階段：
source: Dr. Li, Designcon 26
電壓雜訊轉為頻率偏移： VCO 的輸出頻率是由輸入電壓控制的（具備特定的轉換增益df ⁄ dv，或稱 KVCO）。當外部電源帶有雜訊突波 ∆V 時，這個電壓波動會直接乘上 VCO 的調諧曲線斜率，造成瞬間的頻率偏移 ∆f。
∆f= ∆V ∙df ⁄ dv
頻率偏移累積為時序抖動： 頻率是相位的微分。當頻率發生瞬間偏移時，經過時間的積分，就會在輸出波形上產生相位誤差∆φ。這個相位誤差反映在時域的眼圖上，就是訊號邊緣提早或延遲的時序抖動 ∆t。
簡而言之，電源上的漣波，會透過 VCO 的敏感特性，被「調變」成高速訊號上的時間抖動 (Jitter)。
內部主動防護：精密穩壓與電源拒斥比 (PSRR)
為了解決上述的雜訊轉換問題，不能讓外部粗糙的系統電源直接供電給敏感的 PLL。
source: Dr. Li, Designcon 26
線性穩壓器 (Linear Regulator)：收發器內部會建置線性穩壓器(LDO)，用來為 PLL 內部對時序最敏感的元件（包含 Charge Pump, VCO, Loop Filter）提供極度乾淨的獨立電源（如 VccEH 轉換後的內部電源）。
電源拒斥比 (PSRR, Power Supply Rejection Ratio)： 這是衡量穩壓器阻擋外部雜訊能力的指標。圖中標示其 PSRR 可達55 dB，這意味著外部傳來的電壓波動會被衰減數百倍以上，將「電壓雜訊轉時序抖動」的效應降至最低。
物理限制： 從圖表下方的 PSRR 頻率響應圖可以看出，穩壓器在低頻與中頻段（約 1 MHz 以內）具備極佳的雜訊抑制能力，但當雜訊頻率升高至數十或數百 MHz 時，穩壓器的主動補償電路會反應不及，導致 PSRR 曲線往上翹（抑制能力下降）。
封裝級去耦電容 (OPD, On-Package Decoupling)
既然內部穩壓器（LDO）無法有效處理極高頻的電源雜訊，系統工程師就必須仰賴被動防護機制，也就是 OPD。
source: Dr. Li, Designcon 26
彌補 LDO 的高頻盲區： 封裝級去耦電容（OPD）直接內建於晶片封裝內部（距離 Die 非常近），大幅降低了寄生電感。當外部電源出現高頻雜訊，或是發送端/接收端進行超高速切換產生瞬間大電流需求時，OPD 能提供極低阻抗的路徑將雜訊導向地端（GND），並提供瞬態電流。
全域防護網： 從圖表架構可以看到，OPD 被精準佈署在各個關鍵電源網域上，包含發送端資料路徑（VccET）、接收端資料路徑（VccER）、以及線性穩壓器的前端輸入（VccEH）。
總結協作機制：
面對電源雜訊，高速收發器採取的是「內外兼修」的防護策略。OPD 在最外圍過濾掉危險的高頻突波與雜訊，而內部的穩壓器則專心處理低中頻的波動，兩者結合才能確保 VCO 輸出純淨的時脈，最終將系統抖動壓制在標準規範內。
4. 結論
高速序列傳輸技術的發展，是一場在頻寬需求與物理極限間不斷尋求妥協的工程挑戰。Dr. Mike Li 的技術框架確立了從抽象統計模型到實體電路缺陷精準映射的抖動分析標準，為次世代硬體除錯提供了系統化的路徑 。隨著傳輸速率攀升至 224 Gbps 及以上，收發器設計從傳統類比技術轉向基於 ADC 與 DSP 的數位架構。未來的硬體開發必須將通道材料、高階等化器演算法、混合式時脈架構以及精密的電源完整性防護視為一個高度耦合的系統，方能在成本、功耗與極低誤碼率的嚴苛要求中取得最佳平衡 。
[Reference]
Dr. Mike Li, DCON26_SLIDES_Track08_Tutorial DesignVerificationforHigh-SpeedIOsat10to112224Gbps448GbpswithJitterSignalInt_221_228
Panel_DCON26_SLIDES_Track03_448GIsCopperStillaViableSolutionforIn-chassisConnections_241_206
拜讀神文
謝謝🙏
整理資料分享，順便自己也複習一下！