光子積體電路（PIC）在商業化與量產過程中，面臨著與傳統電子晶片（SoC）截然不同的成本結構，此核心結構性差異被精準地總結為「封裝成本倒錯」（Packaging Cost Inversion） 。在電子晶片的製程中，晶圓製造佔據了整體成本約 80% 以上 ；然而在光子晶片領域，封裝、測試與組裝環節卻耗費了高達 80% 的整體成本，光子晶片本身的裸晶製造成本僅佔極小比例 。
造成此成本倒錯的主要物理限制在於，光學訊號的傳輸需要次微米甚至奈米級別的精準對齊，這迫使業界高度依賴耗時且昂貴的主動對齊（Active Alignment）技術 。此外，嚴苛的封裝條件也大幅限制了光學輸入/輸出（I/O）的連接密度 。為了解決此一商業化瓶頸，產業鏈的發展重心已從半導體微縮製程轉移至先進光電封裝技術 。本報告將探討為達到與傳統電子業大批量產（HVM）標準對齊，業界在晶片對光纖（PIC to Fiber）互連中所開發的各類波導耦合器（Waveguide-to-Waveguide Couplers），以及專注於 3D 晶片層級互連的光子通孔（Photonic Vias）技術之最新進展與面臨挑戰 。
1. Background
1.1. Cost Breakdown Analysis
本節將分析目前電子晶片 (SoC) 與光子積體電路 (PIC，包含矽光子 SiPh 及磷化銦 InP) 在商業化與量產過程中的核心結構性差異。這個現象被精準地總結為「封裝成本倒錯」（Packaging Cost Inversion）。
針對兩者的成本結構的比較與分析:
source: Ref[1]
電子晶片 (SoC)：晶圓製造主導
從圖 1(a) 數據可以看出，電子晶片的成本高度集中於前段與後段的晶圓製造（FEOL/BEOL）。
成本分佈：晶圓製造佔據整體成本約 80% 以上，而封裝與測試（Packaging & Test）僅佔不到 20%。
驅動力：電子晶片的成本與效能優化高度依賴摩爾定律（Moore’s Law）與微縮製程（Scaling）。例如，5nm 節點的製造成本較高（約 0.57 美元/mm²），但封裝技術（如 FO-PLP 晶圓級/面板級扇出封裝）相對成熟且高度標準化，單位封裝成本相對可控。
光子晶片 (PIC)：封裝、組裝與測試主導
相對於電子晶片，圖 1(b)、(d)、(e) 顯示，光子晶片呈現完全相反的成本結構。
成本分佈：封裝、測試與組裝（Packaging, Test, and Assembly）佔據了高達 80% 的整體成本。相對而言，光子晶片（SiPh 或 InP）本身的裸晶製造成本極其低廉（約 0.1 至 0.4 美元/mm²），僅佔整體約 10% 或更低。
高昂的封裝項目：進一步拆解圖 1(d) 的數據，光子封裝中耗費最大的項目包含：
微光學對齊 (μ-Optic alignment)：佔比最高。
組裝與設備測試 (Assembly tests & Device tests)。
打線接合與光纖組裝 (Die bond, Fiber attach)。
造成「封裝成本倒錯」的技術根本原因
光子晶片的封裝之所以吃掉絕大部分的利潤與成本，主要源於光學訊號與電子訊號在物理特性上的根本差異：
次微米級的對齊容忍度：電子封裝的接點（如 Solder bumps）允許一定程度的誤差，並可透過回流焊（Reflow）的表面張力自動對位。然而，將單模光纖（Core 直徑約 9μm）耦合進矽光子波導時，需要次微米甚至奈米級別的主動對齊（Active Alignment），這大幅拉高了高精度設備與勞動力（Labor）的時間成本。
缺乏標準化與高度客製化：電子封裝擁有成熟的 OSAT（委外封測代工）生態系與標準介面；但光子封裝目前仍處於百家爭鳴的階段，光纖陣列（Fiber Arrays）的 V-groove 組裝、雷射光源的整合（如ELSFP 外部光源）多為客製化流程。
多物理場的測試挑戰：光電共封裝系統在測試時，必須同時兼顧高速高頻的電氣訊號完整性（Signal Integrity）以及光學損耗（Insertion Loss, Return Loss），這導致測試設備與測試時間成本居高不下。
產業鏈的決戰點
「矽光子技術的決戰點不在於晶圓廠的微縮製程，而在於如何將光以低成本、高良率的方式進出光子晶片」
在推動高速資料中心內部互連，或是從可插拔光模組（Pluggables）演進至共同封裝光學（CPO）的過程中，系統架構的瓶頸已從半導體前段製程轉移至後段的先進光電封裝技術。解決光纖陣列與光子晶片之間的高效耦合（例如 2.5D/3D 混合鍵合、非接觸式擴束技術等），是目前產業跨越商用量產門檻的唯一途徑。
1.2. Electrical Packaging & Assembly Strategies
電子封裝與組裝技術隨著系統對 I/O 連接密度需求的增加，從一維度逐漸發展至三維度的高度複雜架構。主要圍繞著「提升 I/O 連接密度」與「縮小接點間距」的核心目標，可濃縮為以下三大重點：
封裝架構立體化： 為滿足日益增加的高頻寬需求，連接技術由早期的 1D 打線、2D 覆晶（Flip Chip），逐步升級至具備高扇出能力的 2.5D 中介層架構，以及追求極致連接密度的 3D 晶片垂直堆疊。
接合製程精密度提升： 隨著凸塊（Bumps）尺寸微縮，組裝方式從傳統的大規模回流焊（Mass Reflow），演進為具備嚴格對位與熱力控制的熱壓接合（TCB）、雷射輔助接合（LAB），以及應用於 10 微米以下間距的無焊料混合鍵合（Hybrid Bonding）。
自動化設備的權衡挑戰： 晶片與晶圓組裝設備面臨「產出速度」與「對位精度」的取捨。傳統取放機台產能極高但精度有限；而先進的高階鍵合機台雖然速度較慢，但能提供奈米級別的極高對位精度，是實現先進封裝不可或缺的關鍵。
source: Ref[1]
1.3. Photonic Packaging & Assembly Strategies
相較於電子封裝與組裝 (Electrical Packaging & Assembly)，光子封裝與組裝 (Photonic Packaging & Assembly) 面臨著艱鉅的挑戰。
1.3.1. 核心問題：主動對齊與 I/O 擴展瓶頸
光子封裝與組裝面臨的首要障礙，在於如何將單模光纖 (SMF) 陣列或光子晶片(PIC)以符合成本效益的方式進行高效率光學對齊與接合。
主動對齊 (Active Alignment) 的高成本與低產出
光子封裝現況：目前業界普遍採用「主動對齊」技術。製程中必須將光纖陣列靠近晶片，注入光線，並持續掃描光纖陣列的位置，直到從另一個透過「對齊迴路 (Alignment loopbacks)」連接的光纖中測量到最大輸出功率為止。找到最佳位置後，通常使用紫外線固化環氧樹脂 (UV-curable epoxies) 進行黏合。這是一個耗時的序列式製程 (Serial process)，且由於環氧樹脂在固化過程中會收縮或膨脹，必須持續主動維持與調整光纖位置，大幅增加了設備與時間成本 。
電子封裝對比：相較之下，電子封裝的高速取放晶片鍵合機普遍採用「被動對齊 (Passive alignment)」。這僅需依賴機器視覺系統定位對齊標記 (Fiducials) 來確認元件中心，並將其放置於特定座標即可，具備極高的產出速度 。
source: Ref[1]
I/O 密度擴充的物理限制
光子封裝現況：除了成本高昂，現有的光子封裝方法嚴重限制了光學輸入/輸出 (I/O) 的擴展能力。例如，在資料中心 (1310 nm) 或電信 (1550 nm) 波長下運作的單模光纖陣列，受限於 125 微米的光纖包層外徑 (Cladding)，其最小間距只能達到 127 微米。這意味著每毫米最高只能容納 8 條光纖的連接密度 。
電子封裝對比：電子封裝可以透過打線接合 (Wirebonding) 達到 35 微米間距，或透過覆晶接合 (Flip-chip)、混合鍵合 (Hybrid bonding) 等技術，輕鬆實現小於 10 微米間距、甚至每平方毫米超過 10,000 個接點的極高 I/O 密度 。
空間浪費：對齊迴路 (Alignment loopbacks)
光子封裝現況：為實現主動對齊，晶片上必須犧牲多個輸入和輸出埠來配置「對齊迴路」。這些波導與光纖除了用於確認光纖接合位置外，不具備任何其他功能，造成晶片面積與資源的浪費 。
1.3.2. 異質材料整合 (Material Integration) 的挑戰
另一個光子封裝的重大挑戰是將由不同材料製成的元件（例如：矽光子 SiPh、III-V 族材料(GaAs, InP)、鋰鈮酸鹽(TFLN)、磁光材料等）整合至單一封裝或單一晶片上 。目前發展出四種主要策略 ：
source: Ref[1]
混合整合 (Hybrid Integration)：在最佳化的晶圓廠製程中分別製造晶片，然後透過「取放機台」將晶片放置於次載板 (Submount) 上進行連接 。
微轉印技術 (Micro-transfer printing, μ-TP)：目前仍處於概念驗證階段。與混合整合類似，但在「元件層級」進行取放。利用特製的塑膠印章 (Stamp) 將元件轉移，只需少數幾次取放步驟即可將元件轉移至整個目標晶圓上 。
異質整合 (Heterogeneous Integration)：提供更高層級的整合，透過「晶圓鍵合 (Wafer bonding)」將不同材料結合 。
單片整合 (Monolithic Integration)：透過「磊晶生長 (Epitaxially growing)」在基底上直接生長新材料，然後進行標準的微影圖案化製程 。
面臨的困難：雖然晶圓鍵合或磊晶生長提供了更高的整合度，但它們在矽光子與非原生元件的「共同製程 (Co-processing)」上面臨極大困難，且難以對這些非原生元件進行「已知良好晶粒 (Known-Good-Die, KGD)」的測試與檢驗
1.3.3. 對策與未來發展方向
為了克服光子封裝目前面臨的「非標準化、流程複雜、介面特殊」等瓶頸，未來的發展方向已從單純開發「光學等效元件」，升級為將整體的組裝、測試與可靠度標準，全面與電子業的大批量產（HVM, High-Volume Manufacturing）模式對齊。
source: Ref[2]
製程與組裝自動化
高通量被動/視覺對齊 (High throughput passive or vision-based alignment)： 捨棄耗時且昂貴的光學主動對齊，改採類似傳統電子封裝的高速機器視覺定位技術。
晶圓級組裝 (Wafer Level Assembly)： 將製程由單一晶粒（Die-level）升級至晶圓層級，大幅提升單位時間的產出量。
測試規模化與規範標準化
晶圓級與高量產封裝級測試 (Wafer Level Test & High volume automated package level testing)： 建立自動化的高速測試機台，在晶圓階段及封裝階段及早篩選出已知良好晶粒（KGD），精準控管成本。
JEDEC 可靠度標準 (JEDEC reliability standards)： 將光子元件納入電子業行之有年的 JEDEC 規範體系，建立業界共通的可靠度與壽命測試基準。
介面模組化與系統相容性
可擴充 I/O 與可分離式連接器 (Scalable I/O interfaces - detachable connectors)： 開發標準化、可插拔的光學連接器，取代目前難以維護且不利於自動化生產的固定式光纖尾纖（Pigtails）。
回流焊相容性 (Reflow compatibility)： 確保光學封裝元件與材料能夠承受傳統表面黏著技術（SMT）產線的回流焊高溫，實現光電元件在同一印刷電路板上的無縫混裝。
彈性異質架構 (Flexible architectures)： 確保先進封裝平台具備高度彈性，能廣泛相容於各種不同設計的光子積體電路（PIC）與高密度晶片堆疊（Die stack）。
產業核心共識：共同封裝光學（CPO）本質上不僅是光子學的挑戰，更是封裝技術的挑戰。
2. PIC to Fiber: Couplers
光子封裝與組裝目前面臨的首要障礙，在於如何將單模光纖 (SMF) 陣列或異質晶片，以符合成本效益的方式進行高效率的光學對齊與接合。要跨越這道量產門檻，耦合器 (Couplers) 無疑是最主要的光學關鍵元件。它不僅決定了光訊號的傳輸損耗，更是解決次微米級對齊容忍度、突破現階段『封裝成本倒錯』瓶頸的技術決戰點。
2.1. 6 Types of WG to WG couplers
2.1.1. Edge Coupler
什麼是邊緣耦合器？
邊緣耦合器（或稱對接耦合 Butt coupling）是一種光學互連設計，其特點是將兩個獨立晶片上的耦合元件沿著光的傳播方向對齊。
運作原理： 透過波導幾何形狀的改變，它能精準匹配晶片間的模態大小並降低反射，從而實現極低的耦合損耗。
位置與製程要求：邊緣耦合器通常位於光子積體電路 (PIC) 的邊緣。這需要高精度的製程，例如深反應離子蝕刻 (DRIE) 或切割與拋光，以製造出高品質的晶片端面 (Facets)。
為了達到低損耗的設計策略
為了在晶片對晶片 (Inter-chip) 傳輸中達到低損耗，業界採用了多種設計策略，主要包含以下三種：
反向漸變波導 (Inverse taper couplers)：
反向漸變設計會在晶片介面處縮小波導寬度，藉此擴大模場直徑 (MFD, Mode Field Diameter)，從而降低耦合損耗並提供更寬的對齊容忍度。
其他設計還包含多尖端 (Multi-tip) 反向漸變波導，以及結合角度波導 (Angled waveguides) 的設計，後者常用於主動 III-V 族元件整合，以減少反射光進入增益區。
多模干涉耦合器 (Multi-mode interferometer couplers, MMIs)：
MMIs 傳統上用於晶片上的分光或合光器，但也能用於同一晶片不同層級間，或兩個獨立晶片間的垂直耦合。
優點在於製程相對簡單，且能允許較大的垂直間隔（例如在 20 μm 的間隔下僅有 2.4 dB 的損耗）。缺點則是對波導長度極為敏感（因為依賴模態共振），且縱向占用面積較大（總長度可能從 241 μm 到超過 3000 μm 不等）。
漸變折射率耦合器 (Graded index couplers, GRIN)：
透過整合式的 GRIN 透鏡進行耦合。此設計的損耗可低於 0.5 dB，且具有大於 360 nm 的寬頻帶 (1-dB Bandwidth)。
其最大優勢在於不需要在晶片邊緣進行耦合，允許建立 2D 陣列的互連，並且能容忍大於 10 μm 的晶片間隙。缺點則是大幅增加了晶圓製造的複雜度。
邊緣耦合器的優點與缺點總結
優點：
具備極佳的光學性能：能夠在極寬的波長範圍內達到極低的損耗（可小於 1 dB）。
具備偏振無關性 (Polarization independence)。
標準化程度高：晶圓廠已將低損耗的邊緣耦合器納入標準製程設計套件 (PDK) 中。
缺點：
體積龐大： 沿著傳播方向的占用面積（Footprint）較大，漸變波導或多模干涉耦合器(MMI)的長度可能超過 1 毫米。
對齊容忍度極低： 雖然它有最好的頻寬與耦合損耗表現，但其側向與垂直的 1-dB 對齊容忍度極小（通常在±1um至 ±2um 之間）。
I/O 密度受限： 因為必須位於晶片邊緣(shoreline)並需要高品質端面，高密度的I/O佈局表現較差。
2.1.2. Grating Coupler
什麼是光柵耦合器？
光柵耦合器是一種利用週期性蝕刻結構來改變光傳播方向的光學元件。
運作原理： 其蝕刻的週期（Period, 符號為 Ʌ）大約等同於光波長。根據布拉格條件 (Bragg condition)，當光波導中的光遇到光柵時，會以接近 90° 的角度向上或向下繞射（Diffract）。
跨晶片互連方式： 在晶片對晶片（Inter-chip）的封裝中，上下兩個晶片都會放置光柵耦合器。光從下方晶片的光柵向上繞射，穿過晶片間隙後，射入上方晶片的光柵，並再次轉向為平面傳播（如下圖所示）。
為了改善效能的設計策略
早期的光柵設計面臨損耗過大與基板漏光的問題。為了提升耦合效率與頻寬，業界發展出多種進階結構：
減少向下繞射損耗 (Minimizing downward diffracted light)：
採用 L 型 (L-shaped)、交錯式 (Interleaved)、多層 (Multilayered)、覆蓋式 (Overlayed) 以及傾斜蝕刻 (Tilt-etched) 的結構。
加入底部反射鏡： 在光柵下方設置金屬反射鏡 (Bottom mirror) 或分散式布拉格反射鏡 (DBR)，能有效將向下漏失的光反射回去，模擬顯示此方法能大幅降低損耗(TSMC COUPE GC用此方法)。
切趾技術 (Apodization)：
沿著光的傳播方向改變光柵的週期大小。這有助於減少背向散射 (Back scattering)，並能客製化調整模場直徑 (MFD) 與散射角度。結合 L 型結構與切趾技術，在 1550 nm 波長下可達成 0.94 dB 的優異耦合損耗。
高折射率導引通孔 (High index guiding vias)：
為了改善光柵嚴重的波長依賴性，模擬顯示在晶片間隙使用高折射率通孔，能將 1-dB 頻寬擴展至 ±100nm。
光柵耦合器的優缺點總結
優點：
無需邊緣對齊與切割： 光柵可以放置在晶片表面的任何位置，這允許進行 2D 陣列的高密度 I/O 佈局，大幅提升整體連接密度。
支持晶圓級測試 (Wafer level test)： 光線可直接從晶圓表面垂直射入與射出，使得在切割晶圓前就能進行自動化的大規模光學測試，這對量產良率控制極為關鍵。
容許極大的垂直間距： 由於光束在空氣或填充物中傳播，上下晶片可容許極大的間隙（例如 20 μm 的空氣間隙，或使用大於 4-5 μm的厚包層）。這使得光子封裝能輕易相容於標準的電子封裝製程，例如使用傳統的銅微凸塊 (Cu μ-pillar) 進行電氣整合與自對準 (Self-alignment)。
晶圓廠標準化： 光柵耦合器已被各大晶圓廠廣泛研究，並普遍納入標準製程設計套件 (PDK) 中。
缺點：
損耗普遍較高： 一般的跨晶片光柵耦合器損耗通常大於 3 dB（例如常見設計為 4 dB 到 8 dB 不等），常因基板漏光或光束發散而導致。
頻寬較窄 (High wavelength sensitivity)： 由於繞射角度與波長直接相關，其 1-dB 頻寬通常小於± 40 μm，大多數設計甚至小於 10 nm，因此不適合寬頻傳輸應用。
對齊容忍度有限： 其側向 (Lateral) 1-dB 對齊容忍度通常落在 ±2 μm至 ±3 μm之間，雖然比邊緣耦合器好，但仍具備挑戰。
2.1.3. Evanescent Coupler
什麼是漸逝波耦合器？
漸逝波耦合器是一種透過光波的「漸逝尾場 (Evanescent tails)」重疊來傳遞光學能量的設計。
運作原理： 將兩個波導（分別位於不同晶片或層級上）靠近至特定距離內，當光在其中一個波導傳播時，其延伸至波導外的漸逝場會與另一個波導的模態相互作用，進而發生能量轉移（如下圖所示）。
相位與長度匹配： 若兩個通道的相位完全匹配，且耦合器長度精準設定為能量轉移週期，理論上可達成 100% 的能量轉移。
Edge Coupler 和 Evanescent Coupler 比較
為改善對齊與效能的進階設計
為了縮短所需的能量轉移長度並放寬波導間的對齊容忍度（Alignment misalignment），業界通常會結合邊緣耦合器常用的反向漸變波導 (Inverse tapers) 設計，並發展出以下幾種形式：
分段式漸變波導 (Segmented tapers)：
將漸變區域分成多個線性區段，僅在上下波導模態有效折射率高度匹配的區段進行絕熱轉移 (Adiabatic transfer)。此設計已被廣泛用於不同材料間的耦合，如 SOI 到玻璃上的SiNx 或聚合物 (Polymer)，並展現出 < 0.5 dB 的低損耗與 > ±1.5 μm 的對齊容忍度。
非線性漸變波導 (Nonlinear tapers)：
透過連續的幾何輪廓變化達到類似效果，但對微影製程的精確度要求更高。
角度漸變波導 (Angled tapers)：
故意將其中一個晶片上的波導旋轉一個角度，而另一個維持直線。當發生平移錯位時，交叉重疊的角度維持不變，從而確保耦合效率。這種設計能將平移對齊容忍度擴大至少 2.5 倍，但代價是限制了最小的波導間距 (Pitch)。
多階層耦合器 (Multistage couplers)：
常見於 III-V 族元件的整合。當兩個波導的折射率差異過大，或垂直間距過大時，會使用多個堆疊層作為中繼來傳遞訊號。
材料系統的影響 (HIC vs. LIC)
使用的材料系統對漸逝波耦合器的尺寸、對包層折射率的敏感度以及通道密度有決定性的影響：
高折射率對比 (High Index Contrast, HIC)： 例如 SOI。為了達到約 3 μm 的對齊容忍度，僅需 500 μm 長的絕熱漸變區。此系統對折射率與溫度的變化較不敏感，且允許極小的間距（小於10 μm），能實現超過 100 couplers/mm 的超高連線密度。
低折射率對比 (Low Index Contrast, LIC)： 例如玻璃上的離子交換 (IOX) 波導或聚合物。為了達到相同的容忍度，需要 1.5 到 2 mm 的絕熱區。這類系統對包層、基板或黏合劑的折射率與溫度變化極為敏感，且最小間距受限於大於 20 μm。然而，LIC 系統在與單模光纖陣列連接、提供低損耗的光學重分佈 (Optical redistribution) 以及製程成熟度上仍具有優勢。
漸逝波耦合器的優缺點總結
優點：
極佳的光學效能： 可達成小於 0.5 dB 的超低耦合損耗，且 1-dB 頻寬極寬（大於 100 nm）。
超高 I/O 密度： 在 HIC 系統下，側向通道密度可超過 100 couplers/mm（遠高於光纖封裝的 8 couplers/mm）。
相容自動化組裝： 透過優化漸變設計，可達到微米級的對齊容忍度，使其能夠使用與現行晶圓廠相容的自動化取放 (Pick-and-place) 機台進行被動組裝。
缺點：
偏振依賴性 (Polarization dependent)： 由於依賴漸逝尾場的分佈，通常對光的偏振狀態敏感。
縱向佔用面積大： 為了維持絕熱傳輸，其漸變區域長度通常仍大於 100 μm。
製程複雜度： 若要克服厚實的後段金屬層 (BEOL) 所造成的巨大垂直間隙，通常需要採用多階層設計，這意味著必須在 BEOL 內部額外製造波導結構，增加了整合難度。
2.1.4. Free Form Coupler
什麼是自由形式耦合器？
自由形式耦合器主要是利用微透鏡 (Micro-lenses) 與反射鏡 (Mirrors)，將輸入波導的光訊號反射至平面外 (Out-of-plane)，接著再將光束反射或聚焦進入另一個獨立晶片上的輸出波導 。
運作原理： 其本質是透過幾何光學的反射與折射，建立跨越晶片實體間隙的光學通道。
為了改善效能的設計策略
自由形式耦合器的設計演進，高度依賴微加工技術的突破：
傳統半平行製程與 45 度反射鏡： 早期常使用飛秒雷射燒蝕或特殊刀具切割，並輔以金屬沉積來製造 45 度全反射鏡面 。
3D 奈米微影技術： 隨著製程進步，業界導入了雙光子聚合 (TPP, Two-Photon Polymerization)、灰階微影 (GSL, Grayscale Lithography) 與奈米壓印微影 (NIL, Nanoimprint Lithography) 等先進技術 。特別是透過 TPP 技術，可以印製出「曲面」反射鏡，使光束能同時反射與準直，有效減少波前失真並降低耦合損耗 。
新興自組裝技術： 另有創新研究利用 DNA 自組裝形成微小的金字塔結構，並鍍上銀金屬作為高反射率的微反射鏡，以控制反射面角度 。
自由形式耦合器的優缺點總結
優點：
極佳的寬頻與偏振無關性： 具備大於 200 nm 的 1-dB 頻寬，且能同時涵蓋可見光波段 (如 805 nm) 至資料中心與電信波段 (1310 nm / 1550 nm)，對波長與偏振極不敏感 。
極高的垂直對齊容忍度： 垂直容忍度可擴展至 35 µm 以上，這為整合具有較大高度差的電子互連提供了極大的便利性 。
微型縱向佔用面積： 純反射鏡結構的縱向長度通常可小於 50 µm 。
缺點：
序列式製造的產能瓶頸： 使用 TPP 或 GSL 寫入 3D 元件時必須逐場寫入，耗時極長，是目前最大的量產障礙 。要達到大批量產，可能需仰賴製作 TPP 母模再進行奈米壓印或熱壓印等平行製程 。
對齊容忍度與通道密度的折衷： 若要增加橫向對齊容忍度，就必須放大反射鏡尺寸，這會直接壓縮通道密度，對於需要高密度連接的應用是一大限制 。
聚合物材料的熱容忍度： 微光學元件多由低玻璃轉換溫度的聚合物製成。在共同封裝時，必須慎選樹脂材料以確保能承受高達 250 度的表面黏著回流焊溫度
2.1.5. Optical Wirebonding Coupler
什麼是光學打線接合？
光學打線接合是傳統電子封裝中「金屬打線 (Electrical Wirebond)」的直接光學等效技術，主要用於中低產量的光子封裝 。
運作原理： 不同於其他需要事先精準對位的耦合器，光學打線是在兩個獨立晶片完成放置與固定後，才在 3D 空間中直接「畫」或「擠」出一條連接兩端的光波導實體 。
主流的製造與設計技術
業界目前發展出多種在 3D 空間中建立光學連線的技術：
光子打線 (Photonic Wirebonds, PWBs)： 晶片固定後，使用 TPP (雙光子聚合) 技術直接在端點間印製出聚合物波導 。
直接光學打線 (Direct Optical Wirebonds, DOWs)： 使用微加工玻璃噴嘴擠出聚苯乙烯溶液 (Polystyrene solution)，隨著噴嘴拉抬，溶液中的溶劑迅速揮發，形成一條固態、透明且懸空的立體光學線條 。
3D 超快雷射寫入 (3D ULI) 與 SCRIBE： 使用飛秒雷射在透明介質（如氧化物包層或多孔矽支架）內部引發非線性吸收，直接局部改變材料的折射率，從而在材料內部「刻畫」出隱形的 3D 波導通道 。
SmartPrint 技術： 利用 UV 灰階微影技術，透過改變曝光劑量來控制聚合物的折射率，製作出折射率呈梯度變化的漸變波導 。
光學打線接合的優缺點總結
優點：
徹底解決對齊容忍度問題： 因為波導結構是在晶片接合後才「客製化」寫入的，因此晶片組裝時的初始對位誤差 (Misalignment) 變得毫無影響 。
高度 3D 佈線彈性： 能夠輕鬆跨越極大的實體間隙，甚至能透過旋轉噴嘴等方式，連接互相垂直 (Orthogonal) 的光學表面 。
極佳的機械穩定性： PWB 在實驗中通過了 1 公尺高的跌落測試，若進一步使用低折射率的包層將其密封，能達到更高的抗震與抗衝擊能力 。
缺點：
序列式製造的產能限制： 與傳統電氣打線一樣，這是一種「序列式 (Serial)」製程，必須一條一條獨立製作 。因此目前主要受限於中低產量的製造環境 。
通道密度受限： 由於製程特性，目前的連接密度小於 100 couplers/mm 。
尺寸微縮與形狀控制挑戰： 對於 DOW 這種依賴液體擠出與揮發的技術，當需要微縮至更小特徵尺寸時，會極度犧牲對線條形狀與大小的精確控制力 。
2.1.6. Cantilever Coupler
什麼是懸臂樑耦合器？
懸臂樑耦合器是一種透過在釋放或懸空的波導薄膜（或包層）中引發張應力 (Tensile stress)，使其朝平面外 (Out-of-plane) 彎曲的光學互連設計 。
運作原理： 當兩個光子晶片 (PIC) 進行覆晶接合 (Flip-chip bonded) 且其彎曲的波導相互對齊時，光訊號便能如同穿過一個立體的「S 型彎道 (S-bend)」般，在兩個晶片間傳播 。
誘發應力與彎曲的製程策略
為了讓波導產生精準的彎曲，業界發展出幾種不同的應力誘發製程：
熱處理 (Thermal treatment)： 透過高溫退火（例如 770°C），使非化學計量的氧化物包層釋放雜質並緻密化，進而在波導與包層間產生應力，達到 90 度的彎曲 。
離子植入 (Ion implantation)： 在釋放後的矽 (SOI) 波導表面垂直植入離子來產生應力 。這能製造出極其微小（長度小於 5 µm）的彎曲結構，但代價是離子植入會大幅增加光的傳播損耗 。
金屬/介電層沉積 (Metal/Dielectric deposition)： 在懸空結構（如 GaAs 波導）上沉積金屬條（如鎳 Ni）來累積應力 。此方法常結合機械式的「卡扣 (Hooks)」設計來強制固定彎曲半徑，特別適合在極低溫（Cryogenic）環境下維持對齊 。
懸臂樑耦合器的優缺點總結
優點：
容許極大的垂直間距： 能夠跨越非常大的晶片間隙，垂直距離甚至可達 100 µm 。
超高通道密度與微型體積： 若大面積釋放懸臂樑陣列，其側向通道密度可超過 100 couplers/mm 。且單一元件的縱向長度極短（例如離子植入型小於 5 µm） 。
組裝速度極快： 支援自動化的被動對齊組裝，文獻指出 32 個懸臂樑陣列能在不到 3 秒內完成對齊，且重複 2500 次未發生故障 。
缺點：
結構脆弱： 懸空彎曲的波導在缺乏足夠包層保護的情況下非常脆弱 (Fragility) 。
側向對齊容忍度低： 雖然垂直間距大，但其橫向對齊容忍度通常很窄（例如僅 ± 1.25 μm） 。
製程相容性挑戰： 不同的彎曲策略會帶來不同的副作用，例如熱處理需要超過後段製程 (BEOL) 限制的高溫，而離子植入則會增加光學損耗
2.2. 光學晶片互連耦合器綜合比較
source: Ref[1]
表格中 GC 的「極高」量產性，是相對於其他耦合的綜合評估:
前端優勢： GC 的垂直出光特性，允許代工廠在晶圓切割前就進行晶圓級測試 (WLT)。這能提早篩選出良品 (KGD)，避免將後段昂貴的先進封裝成本浪費在壞點上，這是它在前端具備「極高量產性」的主因。
後段瓶頸 ： 到了實體組裝階段，為了降低光學損耗，目前仍高度依賴主動對位 (AA)。這種必須「通電打光、即時微調尋找最大功率」的序列式製程非常耗時，成為限制產線最終吞吐量 (UPH) 的最大痛點。
產業解方 ： 要真正實現矽光子的高吞吐量量產，供應鏈的封裝端正致力於擺脫 AA，轉向被動對位 (PA)（例如：仰賴高精度機器視覺直接「盲插」，或利用銲錫迴焊時的表面張力達成「自對準」）。
2.3. Evanescent Coupling Examples
2.3.1. Corning GlassBridge
Corning GlassBridge (GB) 的核心光學介面是採用了 Evanescent Coupling (漸逝波耦合) 的技術，這在矽光子 (Silicon Photonics, SiPh) 與共同封裝光學元件 (Co-Packaged Optics, CPO) 的先進封裝中是非常關鍵的設計:
結構與封裝方式
Flip-Chip 倒裝晶片整合： 在下圖(c) 部分，可以看到玻璃基板 (Glass) 上預先蝕刻了空腔 (Etched Cavity)。光子積體電路 (PIC) 透過覆晶封裝技術，面朝下精準對位，利用金凸塊 (Gold bumps) 進行電氣連接，同時 PIC 的光波導與玻璃上的 IOX (Ion-Exchanged，離子交換) 玻璃光波導形成極其靠近的光學介面。
光學膠層 (Optical Adhesive Layer)： PIC 與玻璃基板之間並非直接接觸，而是存在一層光學膠。這層膠的厚度與折射率是決定耦合效率的關鍵參數。
source: Corning, OFC26
Evanescent Coupling 漸逝波耦合機制
垂直絕熱耦合 (Vertical Adiabatic Coupling)： 觀察下圖，這是整個技術的核心。有別於傳統的端面耦合 (Edge Coupling) 或垂直光柵耦合 (Vertical Grating Coupler)，這裡的光模式 (Optical Mode) 是透過上下波導的物理接近，讓漸逝場 (Evanescent field) 互相重疊來傳遞能量。
模式轉換 (Mode Transition)： 圖中展示了光學模式如何透過特定設計的錐狀波導結構 (Taper structure)，平滑且低損耗地穿過 Adhesive Layer，在玻璃的 IOX 波導與 PIC 的波導 (如 SiN) 之間完成垂直轉移。這種漸變式的設計能大幅降低反射，並提供較寬的操作頻寬。
source: Corning, OFC26
容差與損耗最佳化
下圖展示了 TE 與 TM 極化光在不同「錐狀波導長度 (taper length)」與「膠層厚度 (adhesive thickness)」下的模擬損耗圖 (單位為 dB)。
這說明了 Evanescent Coupler 的設計需要在製程容差（如膠層控制在 0.5 到 1.5 微米之間）與耦合損耗之間取得最佳平衡，以應對未來如 224G/448G 這種需要極低 Insertion Loss (插入損耗) 來維持訊號完整性的高速傳輸需求。
source: Corning, OFC26
實體連接介面
展示了外部光纖陣列如何透過 Corning GlassBridge Connector 實際插拔對接。
這個連接器將外部標準光纖的光訊號無縫導入玻璃基板內的 IOX 波導，隨後再利用上述的漸逝波耦合機制，將光訊號送入 PIC 中進行光電轉換與處理。這種設計不僅縮短了光學路徑，也解決了傳統光纖直接對接 PIC 容易遇到的高密度與應力問題。
Corning 利用這種玻璃中介層 (Glass Interposer) 結合漸逝波耦合的方案，確實在頻寬、損耗與封裝密度上提供了很好的優勢。
2.3.2. IBM Polymer Waveguide
IBM 的高分子波導 (Polymer Waveguide, PWG) 方案也是採用了 Evanescent Coupling (漸逝波耦合) 的機制。
漸逝波耦合與模式轉換
錐狀波導設計 (Tapered Structure)： 矽光子晶片上的波導 (Si-waveguide) 被設計成錐狀，隨著光往前傳輸，矽波導的寬度逐漸縮窄。
source: IBM
光場轉移： 圖片右側的熱像圖完美解釋了這個過程。一開始，光完全侷限在矽波導內 (Complete confinement in Si waveguide)。當矽波導變窄，光場 (Evanescent field) 被擠壓出來，開始與下方的高分子波導核心產生重疊與交互作用 (Confined in both Si and PWG structure)。最終，光訊號平滑且完整地向下轉移，完全侷限於高分子波導中 (Complete confinement in PWG)。
覆晶封裝整合： 整個矽光子晶片是透過覆晶鍵合 (Flip-chip bonding) 的方式，直接與包含高分子波導的光電電路板 (EOCB) 結合。這種設計能夠與現有的電氣組裝製程相容 (Compatible with established electrical assembly)，並達成光電訊號的同步介接 (Simultaneous E/O interfacing)。
模組化與立體封裝結構
3D 爆炸圖展示了漸逝波耦合技術如何落實到實際的硬體封裝上
source: IBM
橋接層的角色： 圖片中半透明的「高分子光波導 (Polymer optical waveguide)」位於「帶有耦合區的晶片 (Chip with coupling region)」下方。它扮演了光訊號的橋樑，將高度微縮的矽光子訊號，放大並導引至外部。
高密度整合： 這個模組將帶有錫球的基板 (Board with solder bumps)、共同封裝晶片 (Copackaged chips) 以及波導上蓋 (Waveguide lids) 緊密堆疊在一個底座 (Lid) 內。
外部光纖介面： 最終，高分子波導會連接到圖中黑色的「套筒 (Ferrule)」，這是一個標準的光纖對接介面，用來將光訊號送出模組至外部光纖網絡。
2.3.3. 技術優勢與應用價值
無論是 Corning 的玻璃基板 (GlassBridge) 還是 IBM 的高分子波導，導入漸逝波耦合的核心戰略，皆在於精準擊破現有技術的痛點：它既避開了邊緣耦合 (Edge Coupling) 極嚴苛的對位要求，也克服了光柵耦合 (Grating Coupler) 頻寬受限與高損耗的劣勢。
透過光場平滑轉移的機制，漸逝波技術不僅將光學介面的插入損耗 (Insertion Loss) 與反射降至極低，更完美橋接了矽光子晶片 (PIC) 與外部光纖之間的模場差異。更重要的是，它能無縫接軌半導體覆晶封裝製程，利用「被動對位 (PA)」取代耗時的「主動對位 (AA)」，徹底釋放產線吞吐量。在迎戰 224/448 Gbps 極高頻寬傳輸的矽光子 (SiPh) 世代中，這種兼具低損耗、高量產性且支援多通道微縮的先進封裝架構，無疑是突破物理極限的致勝關鍵。
3. Photonic Vias
光子通孔（Photonic Vias）是專門用於在晶片層級之間傳遞光訊號的關鍵架構。不同於一般將光訊號從晶片表面傳遞至外部的耦合器(Coupler)，光子通孔旨在連接同一晶片的正反表面，或是透過中間的第三層基板將光訊號引導穿過晶片本體。光子通孔主要可分為兩大類型：
導波模態通孔 (Guided mode vias)： 透過蝕刻並填入材料（如聚合物或矽），形成垂直的導波結構，讓光在通孔內部被引導傳輸。
自由形式通孔 (Free form vias)： 不依賴內部的導波結構，而是利用微反射鏡將光束反射並準直，直接「穿射」過通孔空間。
3.1. 導波模態通孔(Guided mode vias)
導波模態通孔是一種透過蝕刻並填入特定材料，藉此形成垂直波導以供光訊號耦合與穿透基板傳輸的結構。現有的開發原型主要分為矽基底 (Silicon-based) 與聚合物基底 (Polymer-based) 兩大類。
source: Ref[1]
矽基底通孔 (Silicon-based vias)
製程整合：一種潛在的製造流程是將光子通孔 (TPSVs) 與標準電氣矽穿孔 (TSVs) 的蝕刻步驟整合。
結構定義：利用深反應離子蝕刻 (DRIE) 技術與 SiO2 硬光罩，可同時蝕刻出電氣與光子通孔。文獻中的規格包含直徑 5 um 的矽核心與 50 um 的蝕刻深度。
波導形成：溝槽內會填入 SiO2 以隔離矽核心，形成垂直的多模矽波導，隨後透過晶圓背面薄化技術露出通孔底部。
耦合機制 (光柵)：有研究提出使用帶有銀 (Ag) 反射層的矽光柵耦合器來引導光線進出通孔。模擬顯示，對於 TE 極化的 1550 nm 光訊號，耦合效率可達 73.7% (1.32 dB 損耗)。
耦合機制 (反射鏡)：另一種設計則是利用 45 度絕緣體上矽 (SOI) 的全反射 (TIR) 反射鏡，將光訊號耦合進入形成於 SiO2 包層中的非晶矽 (a-Si) 通孔，其實驗損耗可達 1.3 dB。
聚合物基底通孔 (Polymer-based vias)
耦合機制：這類設計同樣使用 45 度的全反射 (TIR) 鏡面，將光訊號垂直引導進入通孔。
製造技術：在 150 um 厚的薄型玻璃基板上，可利用傾斜微影 (Inclined lithography) 技術來圖案化 45 度反射鏡。
製程優勢：傾斜微影技術不需要精確的曝光梯度，且可同時適用於正型與負型光阻劑。
光學效能：模擬數據指出，在 100 um 的玻璃基板中建立 60 um 直徑的通孔，若鏡面角度維持在 45 度的正負 5 度範圍內，850 nm 波長的損耗可控制在 0.5 dB。實驗數據亦顯示超過 100 um 厚度的通孔損耗小於 1 dB。
技術挑戰：主要的製造挑戰包含在空氣中圖案化 45 度特徵時面臨的高折射率對比問題、需要零間隙光罩 (Zero gap mask)，以及多重曝光的限制。
解決方案：目前的製程解方包含在曝光期間將基板部分浸入水中以降低折射率對比，以及沉積銅層作為零間隙光罩使用。
3.2. 自由形式通孔(Free form vias)
核心機制與應用定位
自由形式通孔的設計主要利用微反射鏡 (如 TPP 或 GSL 製程的反射鏡、45 度反射鏡) 或光柵，將光訊號以 90 度角反射進入基板內部，而非依賴蝕刻出的實體波導結構。在基板的另一側，通常會配置另一個反射鏡以進行同晶片內的層間耦合，或是配置微透鏡 (Micro lens) 將光束準直 (Collimate)，導向以覆晶 (Flip-chip) 方式接合的第三顆晶粒。
此技術對於未來的 3D 整合光子封裝極為關鍵，特別是為了解決「晶片至載板 (Chip-to-board)」與「中介層至載板 (Interposer-to-board)」的光學連線問題。它主要克服了兩大實體層挑戰：大於 100 um 的巨大垂直間距，以及晶片/中介層與載板之間極大的折射率差異。
source: Ref[1]
跨中介層材料的實作架構
玻璃中介層 (Glass/Quartz Interposers)：
玻璃在可見光與近紅外光波段具備高透明度，這意味著光訊號可以直接穿透基板傳輸，免去了蝕刻玻璃穿孔 (TGVs) 的高難度製程 。
結構範例一 (圖a)：利用背面的全反射 (TIR) 鏡面、頂部透鏡以及晶片上的光柵耦合器，讓光訊號穿透玻璃中介層，並透過 U 型槽 (U-groove) 結構與單模光纖 (SMF) 進行精準對齊 。
結構範例二 (圖b)：在石英基板上，採用切割成型的 45 度 TIR 鏡面搭配點膠成型的微透鏡 (Dispensed microlenses) 來建立傳輸通道 。
關鍵製程要求包含 TIR 鏡面角度需精準控制在 45 ± 4 度內，且透鏡與反射鏡的對齊誤差需小於 3 um，才能確保低於 1 dB 的光學損耗 。
矽中介層 (Silicon Interposers)：
矽中介層具備高密度電氣 TSV 的整合優勢，但整體成本較高 。
一種設計是利用載板層級的 45 度反射鏡，將光穿透矽中介層並反射至晶片上的曲面微反射鏡，此曲面鏡可將模場直徑 (MFD) 擴展至約 14 um，模擬顯示耦合效率可達 84% 。
結構範例 (圖c)：結合絕緣體上矽 (SOI) 的向下耦合光柵 (Downward-coupling grating)，光束在穿透厚實的矽基板時會擴展為準直光束 (Expanded collimated beam)，最後由基板背面蝕刻出的矽微透鏡 (Silicon microlens) 聚焦輸出 。實驗量測顯示相較於標準基板，此架構會增加約 3 dB 的損耗 (包含 1.85 dB 的菲涅耳反射損耗與 1.15 dB 的透鏡介面損耗) 。
有機中介層 (Organic Interposers)：
有機材料提供成本較低的選擇，但需妥協密度與效能 。在實作上，通常需要透過切割或銑削移除部分基板區域，以建立光學傳輸通道 。
結構範例一 (圖d)：展示了 OptoBump 技術在有機載板上的應用。由頂部 VCSEL 發出的光束，穿過填滿透明聚合物 (Transparent polymer) 的微透鏡通道，再由底部的 TIR 鏡面接收並轉入光波導 。
結構範例二 (圖e, f)：結合向下耦合光柵，在雷射鑽孔的微通孔 (Laser-drilled micro via) 中置入直徑 300 um 的紅寶石摻雜藍寶石球型透鏡 (Ball lens)。光束穿過透鏡後，由底部的金屬化聚合物反射鏡插塞 (Metallized polymer mirror plug) 接收並導向聚合物波導 。該設計的晶片至載板量測損耗約為 3.4 dB，並能提供 ±7 um 的側向 1-dB 對齊容忍度 。
光子通孔（Photonic Vias）目前已完成多種實驗室元件與概念驗證，並非停留在純概念階段；但整體仍屬早期技術成熟期，尚未形成標準化量產製程，也未見主流商用產品的大規模部署案例。由於在基板上鑽出極深且內壁平滑的孔洞以避免光學損耗在製程上極具挑戰性，產業界目前更傾向使用漸逝波耦合器或自由形式耦合器作為層間光學訊號轉移的替代方案。
4. Conclusion
共同封裝光學（CPO）的推動本質上不僅是光子學的挑戰，更是極其複雜的封裝技術挑戰 。在跨越光子技術商用量產門檻的過程中，必須針對不同波導耦合器的物理特性進行效能與產能的取捨 。例如，光柵耦合器（Grating Coupler）雖然光學損耗較高，但支援晶圓級測試，為前端製程帶來極高的量產性 ；而漸逝波耦合器（Evanescent Coupler）則以其極佳的寬頻與低損耗特性，結合被動對位（PA）組裝，成為突破 224G/448G 高速傳輸瓶頸並提升產線吞吐量的關鍵架構 。
此外，針對更複雜的 3D 光學封裝，光子通孔（Photonic Vias）技術提供了克服大垂直間距與折射率差異的潛力結構 。然而，該技術目前仍受限於深孔蝕刻製程與平滑度控制等製造困難，大多處於概念驗證階段，尚未形成標準化量產製程 。總結而言，矽光子技術未來的致勝關鍵，在於徹底擺脫客製化與主動對位流程，將整體組裝、測試規範全面與現有電子封裝的大批量產（HVM）模式無縫整合，方能有效逆轉封裝成本倒錯的現狀 。
[Reference]
Advances in waveguide to waveguide couplers for 3D integrated photonic packaging
INTEL KEYNOTE: Advanced packaging as the critical enabler. WHAT ARE THE SUCCESS FACTORS?
WHY CO-PACKAGED OPTICS FAILED IN 2011 - AND WHY IT WON’T THIS TIME : IBM Europe
Lab tour: How to test technology that’s never existed before
OFC26, Th3C.2 Integrated Glass Waveguide Substrate with Surface Coupled Photonic Chips for Massive Scaling of CPO